Изобретение относится к технике передачи дискретной информации и может быть использовано в аппаратуре передачи дискретной информации, использующей для обеспечения требуемой верности передаваемой информации избыточный блочный код в режиме обнару?кения или обнаружения и частичного исправления ошибок и решающую обратную связь с непрерывной последовательной передачей кодовых комбинаций.

Известен приемник двоичных сигналов для систем с решающей обратной связью с повторением только искаженных комбинаций, содержащий параллельно соединенные по входу входной накопитель, выход которого соединен с входом элемента И, блок обнаружения ошибок и дешифратор служебных комбинаций, выходы последнего и блока обнаружения ошибок через блок управления, один из выходов которого подключен к второму входу элемента И, подключены к блоку формирования сигналов обратной связи (11.

Однако в известном приемнике при обнаружении ошибок в комбинации осуществляется стирание этой комбинации. Кроме того, блокируется выдача в приемник сообщений и очередны комбинаций, то есть стирается (и+1) комбинаций. Скорость передачи информации зависит от величины и и при ухудшении состояния канала уменьшается, так как при каждом обнаружении ошибок повторно принимаются (и+1) комбинаций. Особенно резкое уменьшение скорости передачи будет при использовании каналов с большим временем распространения сигналов. Этого можно избежать, если при каждом обнаружении ошибок в комбинации повторно принимать только эту комбинацию.

Цель изобретения вЂ” сокращение объема повторно принимаемой информации.

Для этого в приемник двоичных сигналов для систем с решг|ощей обратной связью с повторением только искаженных комбинаций, содержащий параллельно соединенные по входу входной накопитель, выход которого соединен с входом элемента И, блок обнаружения ошибок и дешпфратор служебных комбинаций, выходы последнего и блока обнаружения ошибок через блок управления, один

20 из выходов которого подключен к второму входу элемента И, подключены к блоку формирования сигналов обратной связи, введены синхронный и стартстопный распределители, первый и второй блоки ключей, блок памяти, 25 блок управления выдачей информации и элемент ИЛИ, при этом выход элемента И через последовательно соединенные синхронный распределитель, первый блок ключей, к входам которого параллельно подключены входы

30 второго блока ключей, блок памяти и старт563735

9 5 1

10 6 2

11 7 3

12 8 4

65 стопный распределитель подключен к одному входу элемента ИЛИ, к другому входу которого подключен выход второго блока ключей, причем управляющие входы синхронного и стартстопного распределителей, первого и второго блока ключей и блока памяти соединены с соответствующими выходами блока управления выдачей информации, входы которого соединены с сигнальными выходами блока управления, синхронного и стартстопор ного распределителей.

На чертеже изображена структурная электрическая схема приемника двоичных сигналов.

Приемник двоичных сигналов содержит параллельно соединенные по входу входной накопитель 1, выход которого соединен с входом элемента И 2, блок 3 обнару>кения ошибок и дешифратор 4 служебных комбинаций, а также блок 5 управления, блок 6 формирования сигналов обратной связи, синхронный 7 и стартстопный 8 распределители, первый 9 и второй 10 блоки ключей, блок памяти ll, блок 12 управления выдачей информации и элемент ЙЛИ 13, при этом выход дешифратора 4 служебных комбинаций и выход блока

3 обнаружения ошибок через блок управления 5, один из выходов которого подключен к второму входу элемента И 2, подключены к блоку 6 формирования сигналов обратной связи, а выход элемента И 2 через последовательно соединенные синхронный распределитель 7, первый блок ключей 9, к входам которого параллельно подключены входы второго блока ключей 10, блок памяти 11 и стартстопный распределитель 8 подключен к одному входу элемента ИЛИ 13, к другому входу которого подключен выход второго блока ключей 10, причем управляющие входы синхронного 7 и стартстопного 8 распределителей, первого 9 и второго 10 блока ключей и блока памяти 11 соединены с соответствующими выходами блока 12 управления выдачей информации, входы которого соединены с сигнальными выходами блока управления 5, синхронного 7 и стартстопного 8 распределителей.

Приемник двоичных сигналов работает следующим образом.

Если все предыдущие комбинации были приняты правильно (правильным приемом будем называть любое событие,,при котором отсутствует сигнал об обнаружении ошибок от блока 3 обнаружения ошибок), то очередная правильно принятая комбинация из входного накопителя 1 поступает в приемник сообщений через открытый соответствующим сигналом блока управления 5, элемент И 2 синхронный .распределитель 7,,второй блок ключей 10 и элемент ИЛИ 13. Синхронный 7 и стартстопный 8 распределители работают синхронно и синфазно. Блок 6 формирования сигналов обратной связи передает в обратный канал сигнал «Подтверждение».

При обнаружении ошибок в принятой комбинации она стирается. Блок 6 формирования

Lèãналов обратной связи передает H обратный канал сигнал «Запрос». Блок управления выдачей информации 12 останавливает стартстопный распределитель 8.

Комбинация, принятая правильно после комбинации с обнару кенной ошиокой, не может быть выдана в приемник сообщений, так как это привело бы к изменению порядка следования комбинаций, который был при их поступлении от датчика сообщений. Поэтому эта комбинация через открытый соответствующим сигналом блока управления 5 элемент И 2, синхронный распределитель 7, первый блок ключей 9, открытый соответствующим сигналом блока 12 управления выдачей информации, записывается в блок памяти ll, Блок памяти 11 состоит из и зон, где величина и определяется временем распространения сигнала по петле передатчик вЂ” приемниквЂ” передатчик (емкость повторителя передатчика). Каждая зона состоит из (т+1) ячеек памяти, каждая из которых рассчитана на запись одной комбинации.

Каждой комбинации, поступающей на вход приемника двоичных сигналов, можно присвоить число натурального ряда, то есть занумеровать. Тогда процесс записи комбинаций в зоны блока памяти 11 можно рассматривать как процесс разбиения чисел натурального ряда на классы вычетов по модулю и.

Например, для и=4 и т=5 это выглядит следующим образом:

17 13

18 14

19 15

20 16

Комбинации, записываемые в одну и ту же зону блока памяти 11, будем называть комбинациями, сравнимыми по модулю и. Назовем циклом приема прием и комбинаций, условные номера каждой из которых принадлежат различным классам вычетов. Цикл, состоящий из комбинаций, которые все стираются, называется стираемым циклом. За начало цикла можно принимать прием любой комбинации.

Если же после приема комбинации с обнаруженными ошибками очередная комбинация будет также принята с обнару>кенными ошибками, то она стирается.

Таким образом, если цикл приема начинается с приема комбинации с обнаруженными ошибками, то каждая последующая правильно принятая комбинация цикла записывается в блок памяти 11, а каждая комбинация с обнару>кенными ошибками стирается.

С началом нового цикла положения синхронного 7 и стартстопного 8 распределителей совпадут. Это означает, что синхронный распределитель 7 подключен через первый блок ключей к входу i-й зоны блока памяти и готов записывать в нее очередную принимаемую комбинацию, а стартстопный распределитель

563735

16 13 10

14 11

14 комбинации.

8 подкл10 !ен к выходам этой жс Lи:1011ь1 и готов списывать с нее информацию.

Если первая комбинация этого цикла принята правильно, то синхронный распределитель 7 выдает ее через второй блок ключей

10, открытый соответствун>щим сигналом блока управления выдачей информации 12, и элемент ИЛИ 13 в приемник сообщений. После этого блок 12 запускает стартстопный распределитель 8, который обеспечивает поочередную выдачу через элемент ИЛИ 13 в приемник сообщений комбинаций из блока памяти

11. При этом если стартстопный распределитель 8 был подклю IpH к выходам 1-й зоны, то списывание комбинаций начинается с (1+1)-й зоны с последующим переходом к (i+2)-й зоне и так далее. При каждом обращении к зоне памяти списывается только одна очередная комбинация. Если очередная зона, к которой подключается стартстопный распределитель

8, оказывается пустой, то он останавливается независимо от наличия комбинаций в остальных зонах. Скорость стартстопного распределителя 8 выбирается такой, чтобы до окончания приема второй комбинации этого цикла списать из блока памяти 11 все те комбинации, которые могут быть списаны без нарушения порядка их следования.

Например, пусть при п=3 и т=2 в приемник сообщений выданы комбинации, имеющие условные порядковые номера 1, 2, 3, 4, 5, 6, 7, 8. В блоке памяти 11 записаны комбинации то есть в первую зону записаны 16-я, 13-я, 10-я комбинации, во вторую зону вЂ” 14-я и

11-я, а третья зона пуста. Новый цикл приема начинается с приема 9-й комбинации. Синхронный 7 и стартстопный 8 распределители подключены к 3-й зоне. Если 9-я комбинация будет принята правильно, то она выдается в приемник сообщений через синхронный распределитель 7, второй блок ключей 10 и элемент ИЛИ 13. Затем блок управления выдачей информации 12 запускает стартстопный распределитель 8, который осуществляет поочередное списывание 10-й и 11-й комбинаций. Так как третья зона пуста, то после подключения к ней стартстопный распределитель

8 останавливается. В блоке памяти 11 остались

Если одна из комбинаций принимается (т+1) раз подряд с обнаруженными ошибками при одновременном правильном приеме (т+1) комбинаций, сравнимых по модулю и, то независимо от результатов приема остальных комбинаций возможно такое состояние

Зо

6О

65 блока памяти 11, при котором одна его зона ио. 11осп к> заполнена и дальнейшая запись в нее «евозможна. Вероятность такого события может быть сделана сколь угодно малой величиной соответствующим выбором величины т.

Информацию о переполнении блока памяти

11 приемника передатчик получает путем анализа состояния своего аналогичного блока памяти. В этом случае передатчик передает служебную комбинацию «Покой», в качестве которой используется одна из разрешенных кодовых комбинаций. При правильном приеме служебной комбинации «Покой» и при ее приеме с обнаруженными ошибками она стирается в входном накопителе 1.

Таким образом, предложенный приемник двоичных сигналов, используя для сохранения при приеме того же порядка следования комбинаций, который был при получении их из датчика сообщений, не блокировку приемника на время приема (и+1) комбинаций при

Обнаружении ошибки, а блок памяти 11, позволяет сократить объем повторно принимаемой информации.

Формула изобретения

Приемник двоичных сигналов для систем с решающей обратной связью с повторением только искаженных комбинаций, содержащий параллельно соединенные по входу входной накопитель, выход которого соединен с входом элемента И, блок обнаружения ошибок и дешифратор служебных комбинаций, выходы последнего и блока обнаружения ошибок через блок управления, один из выходов которого подключен к второму входу элемента И, подключены к блоку формирования сигналов обратной связи, отличающийся тем, что, с целью сокращения объема повторно принимаемой информации, введены синхронный и стартстопный распределители, первый и второй:блоки ключей, блок:памяти, блок управления выдачей информации и элемент ИЛИ, при этом выход элемента И через последовательно соединенные синхронный распределитель, первый блок ключей, к входам которого параллельно подключены входы второго блока ключей, блок памяти и стартстопный распределитель подключен к одному входу элемента ИЛИ, к другому входу которого подключен выход второго блока ключей, причем управляющие входы синхронного и стартстопного распределителей, первого и второго блока ключей и блока памяти соединены с соответствующими выходами блока управления выдачей информации, входы которого соединены с сигнальными выходами блока управления, синхронного и стартстопного распределителей.

Источники информации, принятые во внимание при экспертизе

1. Власов В. А. и др. Аппаратура передачи данных «Кольцо АК», Л., ВКАС, 1974, с. 32вЂ”

54.

563735

Г Т, Составитель Н. Шкатова

Корректор А. Степанова

Техред И. Карандашова

Редактор Е. Дайч

Типография, пр. Сапунова, 2

Заказ 1677/4 Изд. № 576 Тираж 818 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5