Устройство для связи процессоров

 

Союз Советских

Социалистических

Республик (11) ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 24.03.76 (21) 2337204), с присоединением заявки Ме— (23) Приоритет— (43) Опубликовано 30.01.78. Бюллетень М 4 (45) Дата о публикования описания 30.01.78

Государственный комитет

Совета Министров СССР по аелам изобретений и открытий (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. Ф. Жиров, В. Л. Ли, В. И. Смирнов, В. С. Чехлов, В. 3. Шнитман и Л. И. Ананьев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРОВ

Изобретение относится к обл асти вычислительной техники и может быть использовано для связи мощных процессоров как между собой, так и с модулями оперативной па. мяти многопроцессорной системы.

Многопроцессорные системы должны удовлетворять требованию быстрой динамической реконфигурации. Выполнение программ в системе производится даже при наличии минимально необходимых средств и неисправность модулей приводит только к увеличению времени выполнения. Параллельная работа всех модулей многопроцессорной системы дает существенный выигрыш в производительности, несмотря на замедление конфликтующих запросов к одному объекту и, соответственно, последовательное выполнение таких запросов, Высокая скорость работы во многом определяется простотой и параллельностью операций, выполняемых в системе.

Известно устройство для связи процессоров (1), содержащее блок формирования физического адреса, схему сравнения, схемы передачи адресов, регистры, блок коммутации сообщений, триггеры, блок приема сообщения из канала, блок интерпретации сообщений, блок прерывания.

Скорость работы этого устройства и надежность невысокие.

Наиболее близким по сущности техническим решением задачи является устройство для связи процессоров (21, содержащее регистры адреса абонента и отправителя, первый регистр адреса, схему уравнения, первый триггер, регистр выдачи и регистр приема.

Недостатком данного устройства является низкое быстродействие при организации совместной работы процессоров.

Целью предложения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство введены второй регистр адреса, два узла передачи адреса, коммутатор, регистр защиты, дешифратор, второй триггер, 15 два элемента «И», блок выработки микрокоманд и блок буферизации информации о прерываниях, причем выходы регистров адреса абонента и отправителя соединены со входами схемы сравнения «И» первого узла

20 передачи адреса, выход схемы сравнения через первый триггер соединен со входами первого и второго узлов передачи адреса, входы которых соединены с выходом первого регистра адреса, выход первого узла передачи адреса через последовательно соединенные регистр выдачи и коммутатор соединен со входом регистра приема, выход второго узла передачи адреса соединен со входом второго регистра адреса, перЗ0 вый выход регистра приема и выход регист590746 ра защиты соединен со входами дешифратора, выход которого через второй триггер соединен с первыми входами элементов «И», вторые входы которых соединены со вторым выходом регистра приема, входы первого элемента «И» соединены с первым и третьим выходами регистра приема, выходы элементоз «И» соединены со входами блоков буферизации информации о прерываниях и выработки микрокоманд.

Блок-схема устройства приведена на чертеже.

Устройство содержит регистр 1 адреса абонента, регистр 2 адреса отправителя, схему 8 сравнения, регистры 4 и 5 адреса, узлы

6 и 7 передачи адреса, триггеры 8, 9, регистр

10 выдачи, регистр 11 приема, коммутатор

12, регистр защиты 18, дешифратор 14, элементы «И» 15, 16, блок 17 буферизации информации о прерываниях, блок 18 выработки микрокоманд.

Устройство работает следующим образом.

Адрес в устройство поступает из регистров

14, на которых формируется физический адрес сообщения. Адрес абонента с помощью схемы 8 сравнивается с содержанием регистра 4 и, если совпадение происходит, то сообщение адресовано в собственную локальную память процессора. При этом триггер 8 устанавливается в состояние «1» и адрес ячейки памяти из регистра 4 через узел 7 поступает в регистр 5.

Наличие B устройстве схемы 3 и регистра

2 позволяет формировать адрес сообщения в другой модуль многопроцессорной системы с помощью той же аппаратуры, по тому же алгоритму, как и в локальную память, и в то же время, не посылать сообщения в собственную память (что бывает чаще) по длинному пути через канал и коммутатор 12. Единообразие формирования адресов в собственную память и память любого устройства, подключенного к коммутатору 12 сократит время формирования и передачи сообщений между процессорами, облегчит использование других модулей многопроцессорной системы, а также увеличивает гибкость и надежность всей системы.

Если же сооощение адресовано другому модулю многопроцессорной системы, т. е. совпадения в схеме 3 не произошло, и, естестзенно, триггер 8 находится в нулевом состоянии, то узел 6 составляет сообщение нужного формата для передачи в канал через регистр 10, которое состоит из адреса отправителя, адреса абонента и адреса ячейки памяти, получаемых узлов 6 из регистров 2, 1 и 4 соответственно.

Далее коммутатор 12 передает сообщение модулю-адресату. Устройство на входе последнего с помощью дешифратора 14 и регистра 13 анализирует адрес отправителя пришедшего сообщения. Номер каждого разряда дешифратора 14 соответствует адресу модуля в многопроцессорной системе. Здесь следует отметить принципиальную разницу в методах кодировки информации в регистре 2, в котором хранится двоичный ход номера данного модуля, и в регистре 18, в котором каждый разряд несет информацию о разрешении обращения к данному модулю из модуля, номер которого соответствует номеру разряда.

Поэтому в отличие от схемы 8 дешифратор

14 должен расшифровать содержимое регистра 11 и передать содержимое соответственного разряда регистра 18 триггеру 9.

Если разряд регистра 13, соответствующий адресу отправителя 11, не установлен в единицу, т. е. если модуль-отправитель не имеет права доступа к данному модулю, то дешифратор 14 устанавливает триггер 9 в нулевое состояние и в результате этого элемент «И» 15 передает все сведения î сооощении из регистра 11 в блок 16, в котором генерируются прерывания по причине неправильного адреса отправителя и сохраняется вся информация, необходимая для анализа прерывания операционной системой.

Такая схема защиты позволяет оградить процессор от сбоев в других устройствах и от ошибочных сообщений, поступающих из автономно работающих модулей.

Если же адрес отправителя отмечен в регистре защиты 18 единицей, то дешифратор

14 устанавливает триггер 9 в «1», что определяет передачу адреса ячейки памяти из регистра 11 через элемент «И» 16 в блок 18.

Функции и состав блока 18 определяются тем, частью какого модуля многопроцессорной системы он является (процессор, оперативная память и т. и.).

Для грубой оценки выигрыша в быстродействии, полученного в предлагаемом устройстве, введем следующие обозначения:

Ti время цикла локальной памяти;

Т вЂ” время передачи сообщения через

45 блоки выдачи, приема и коммутации сообщений.

К = NQ/NJI, где NQ — количество обращений процессора к системной памяти;

Л Л вЂ” количество обращений,процессора к локальной памяти;

М вЂ” относительный выигрыш в быст55 родействии.

Учитывая, что время Т + Т, передачи запроса к нелокальной памяти больше, чем время Т,, обращение к локальной памяти и в большинстве случаев на запрос в чужую память необходимы ответ, выигрыш М можно приближенно оценить по следующей формуле:

М 21.+ Т

2КТ+ Т, 590746

Например, пусть Т, = 2.яксек, T> — — 1 лксек, получаем, если

К =0,25

К=0,5

К=0,7, то М= 1,6

М = 1,33 .М = 1,17

Если принять, что T> — — 0,5 Ть то

Далее, если допустить, что для большинства применений основная часть обращений процессора сосредоточена в локальной памяти, т. е. пусть

К=0,4, то М= 1,3.

В то же время при изменении К от 0,5 до

0,7 М изменяется от 1,33 до 11, т. е. не возникает существенных потерь с ростом числа обращений процессора к нелокальной памяти.

Формула изобретения

Устройство для связи процессоров, содержащее регистры адреса абонента и отправителя, первый регистр адреса, схему сравнения, первый триггер, регистр выдачи и регистр приема, отличающееся тем, что, с целью повышения быстродействия, в устройство введены второй регистр адреса; два узла передачи адреса, коммутатор, регистр защиты, дешифратор, второй триггер, два элемента «И», блок выработки микрокоманд и блок буферизации информации о прерываниях, причем выходы

5 регистров адреса абонента и отправителя соеди нены со входами схемы сра|внения и первого узла передачи адреса, выход схемы сравнения через первый триггер соединен со входами первого и второго узлов передачи адреса, входы которых соединены с выходом первого регистра адреса, выход первого узла передачи адреса через последовательно соединенные регистр выдачи и коммутатор соединен со входом регистра приема, выход второго узла передачи адреса соединен со входом второго регистра адреса, первый выход регистра приема и выход регистра защиты соединен со входами дешифратора, выход которого через второй триггер соединен с первыми входами элементов «И», вторые входы которых соединены со вторым выходом регистра приема, входы первого элемента «И» соединены с первым и третьим выходами регистра приема, выходы элементов

25 «И» соединены со входами блоков буферизации. информации о прерываниях и выработки микрокоманд.

Источники информации, принятые во вни30 мание при экспертизе:

1. Патент США Ко Зб18045, кл. 340-172.5, 1973.

2. Патент США М 3820078, кл. 340-172.5, 1975.