Устройство для передачи и приема дискретной информации

 

« 642867 (6l) Дополнительное к авт. синд-ву (22) -заявлено 15. 1 1.76 (2}} 2420782/18 09 с присоединением ааявки № (23) Приоритет (51} M. Кл

Н 044 17/00

H 04 3/00

Ьаударстевипай кювпат ссср в делам sso5pe esss а атиритаю

Опубликовано 15.01.79,Бюллетень № 2

{53) УЙК 621.394. . 14(088.8) Дата опубликования описания 18.01.79 (72) Авторы изобретения

О. С. Когновицкнй, В. H. Сюрин и И. С. Макеев... l

4;

Ленинградский электротехнический инстнту связи им. проф. М. A. Бонч-Бруевича

Ь»»

1 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА

ИИСКРЕТИОИ ИНФОРМАИИИ

Изобретение относится к радиотех нике и может быть использовано для передачи дискретной информации с высокой скоростью.

Известно устройство для передачи и приема дискретной информации, содержащее на передающей стороне регистр сдвига с цепью обратной связи а на приемной стороне - первый регистр сдвига с цепью обратной связи, между входом и соответствующим выходом котсьрого включен сумматор по модулю два, второй регистр сдвига с цепью обратной связи, счетчик и триггер управления $1)

Однако в известном устройстве велико время поиска сообщений.

Ыегцю изобретения является сокращение времени приема сигналов дискрет ной информации.

Для этого в устройство для передачи и приема дискретной информации, содержащее на передающей стороне регистр сдвига с цепью обратной связи, а на приемной стороне « первый регистр сдвига с цепью обратной связи, между входом и соответствующим выходом кото» рого включен сумматор по модулю два, второй регистр сдвига с цепью обр-.

$ ной связи, счетчик и триггер управления на передающей стороне введены вычитаюший счетчик, дешифратор, инвертор, триггер, блок совчадения, элемент ИЛИ и блок задержки, при этом выходы вычи10 такипего счетчика подключены к соот ветствуюшим входам дешнфратора, выход которого непосредственно и через. инвертор подключен к входам триггера, выход которого через последовательно соединенные блок совпадения и элемент

ИЛИ подключен к тактовому входу регистра сдвига с цепью обратной связи выход которого подключен к входу блока задержки, а на приемной стороне введе ны блок сравнения, инвертор, блок задержки, блок совпадения, элемент ИЛИ, суммирующий счетчик и промежуточный накопитель, при этом выход сумматора

642867 по модулю два подключен через инвертор к счетному входу счетчика, к входу

Сброс" которого подключены выход сумматора по модулю два и выход счетчика через блок задержки, между выходами . соответствующих разрядов первого и второго регистров сдвига с цепями обратной связи включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному I0 входу которого подключен выход счетчика, а выходы триггера управления подключены к входам суммирующего счетчика непосредственно и через блок совпадения, выход которого подключен к соответствуюшему входу второго регистра сдвига с цепью обратной связи через элемент ИЛИ, а выходы суммирующего счетчика подключены к соответствующим входам промежуточного накопителя.

На чертеже приведена структурная электрическая схема устройства.

Устройство для передачи и приема дискретной информации содержит на передакнцей стороне 1 регистр 2 сдвига с ценно обратной связи, а на приемной стороне 3 - первый регистр 4 сдвига с цепью обратной связи, между входом и соответствующим выходом которого включен сумматор 5 по модулю два, второй регистр 6 сдвига с цепью обратной связи, счетчик 7 и триггер 8 управления, а также на .передающей стороне 1 - вычитаюший счетчик 8, дешифратор 10; инвертор 11, триггер

12, блок 13 совпадения, элемент ИЛИ

14 и блок 16 задержки, при этом выходы вычитаюшего счетчика 9 подключены к соответствуклцим входам дешифратора 10, выход которого непосредственно и через инвертор 11 подключен к входам 16 и 17 триггера 12, выход которого через последовательно соединенные блок 13 совпадения и элемент

ИЛИ 14 подключен к тактовому входу регистра 2 сдвига с цепью обратной связи, выход котоцОго подключен к входу блока 15 задержки, а на приемной стороне 3 - блок 18 сравнения, инвертор 19, блок 20 задержки, блок 21 совпадения, элемент ИЛИ 22, суммирующий счетчик 23 и промежуточный накопитель 24, IIpH этОм ВыхОд сумматора 5 по модулю два подключен через инвертор 19 к счетному входу счетчика

7, к входу 25 Сброс которого подключены выход сумматора 5 по модулю два и выход счетчика 7 через блок

20 задержки, между выходами соответствующих разрядов первого и второго регистров 4 и 6 сдвига с цепями обратной связи включен блок l 8 сравнения, выход котoporo подключен к нулевому входу 26 триггера 8 управления, к единичному входу 27 которого подключен в ход счетчика 7, а выходы триггера 8 управления подключены к входам суммирующего счетчика 23 непосредственно и через блок 21 совпадения, выход которого подключен к соот» ветствуюшему входу второго регистра

6 сдвига с цепью обратной связи через элемент ИЛИ 22, а выходы суммируюшего счетчика 23 подключены к соответствующим входам 28 промежуточного накопителя 24, блок 18 сравнения состоит из сумматоров 29 и 30, к вхо-, дам 31 которых подключены второй ре гистр 6 сдвига с цепью обратной связи а к входам 32 - первый регистр 4 сдвига с цепью обратной связи элемента ИЛИ 33 и инвертора 34, кроме того, на чертеже показаны входы 35 вычитаюц,его счетчика 9, входы 36 и 37 блока 13 совпадения, вход 38 элемента ИЛИ 14 для подачи "быстрых» тактовых импульсов (ТИ) входы 39 и 40 элемента ИЛИ 22, входы 41 и 42 блока 21 совпадения и канал 43 связи между передающей и приемной сторонами 1и3.

Устройство работает следующим образом.

По команде с управляющего устройства (не показано) в ячейки двоичного вычитаюшего счетчика 9 параллельным кодом по входам 35 происходит запись комбинации первичного кода. Если записанная комбинация отличается от нулевой, то на выходе дешифратора 10 появится нуль, который инвертируется инвертором 11, поступает на вход триг гера 12 и устанавливает упомянутый триггер 12 в состояние l . Сигнал с выхода триггера 12 поступает на вход

36 блока 13, который открывает и пропускает поступающие на вход 37 блока 13 быстрые тактовые импульсы, частота следования которых не менее чем в Я раз превышает номинальную тактовую частоту, где Я -выраженная в числе элементов длина комбинации вторичного кода, передаваемого в канал 43. Значение Ц должно удовлетворять неравенству И и Я - 3,, где

37 -длина комбинации первичного кода.

642867 б

Быстрые тактовые импульсы с выхода блока 13 поступают на счетный вход вычитаюшего счетчика 9 и параллельно через элемент ИЛИ 14 на тактовый вход регистра 2. Быстрые тактовые импуль- 5 сы будут подаваться до тех пор, пока вычитаюший счетчик 9 не установится в нулевое состояние. В последнем случае срабатывает дешифратор 10 нулевого состояния, сигнал с выхода кото» 1О рого поступает на вход 16 триггера 12 и устанавливает его в нулевое состояние, что приводит к закрыванию блока

13 и прекрашению подачи "быстрых тактовых импульсов (ТИ} на счетный вход 15 вычитаюшего счетчика 9 и на тактовый вход регистра 2. Таким образом, количество поступивших на тактовый вход регистра 2 быстрых" ТИ зависит от того, какая комбинация первичного кода была записана в ячейки вычитаюшего счетчика 9. Под действием этих быстрых" тактов эа время, не превьшпцошее периода номинальной тактовой частоты (длительности одной элементарной Во сылки) I производится сдвиг фазы,формируемой в регистре 2 псевдослучай ной последовательности (ПСП) на число шагов, равное десятичной цифре, со ответствуюшей двоичной комбинации первичного кода. Под действием ТИ ноьп нальной частоты, поступаюших на вход

38.элемента ИЛИ 14 и далее через не

ro на тактовый вход регистра 2, производится выдача на вход 41 через блок

1 S цсевдо лучайной последовательности с новой фазой. Епок 15 необходим для того, чтобы избежать дробления послед" него элемента предыдушей ПСП во вре ме формироваиня последующей flCII в регистре 2.

Принимаемая с выхода канала 43 последовательность поступает параллельно на вход первого регистра 4 с элементом логического сложения и на пер

1 вый вход сумматора S, на второй вход которого подается последовательность, формируемая регистром 4. Если с выхода канала 43 поступает ПСП, не со50 держащая ошибок, то с выхода сумматора 5 через инвертор 19 на счетный вход счетчика 7 поступает последова тельность нулей . При наличии в принимаемой последовательности зачетного

55 участка длиной E П + k (здесь 4 емкость счетчика 7, Я -количество разрядов регистра 4), не содержащего ошибок, происходит заполнение счетчика 7.

В противном случае каждая единица с выхода сумматора 5 поступает íà вход

25 счетчика 7, сбрасывает показания счетчика 7 и устанавливает его в исходное состояние.

При заполнении счетчика 7 сигнал с его выхода поступает на вход 27 установки триггера 8 в единичное состояние и параллельно на вход блока 20, с выхода которого задержанный импульс подается на вход 25 «Сброса счетчика 7 в исходное нулевое состояние.

Триггер 8, установленный в состояние 1> выдает сигнал с прямого выхода на вход 42 блока 21, последний открывается н по входу 41 через блок

21 начинают поступать «быстрые» ТП на счетный вход суммируюшего счетчика

23 и параллельно на вход 39 элемента

ИЛИ 22, с выть которого они нода ются на вход второго регистра 6 с ло гической обратной связью и производят сдвиг ранее принятой (редыдушей) ПСП относительно принимаемой. Сдвиг осушествляется цо совпадения. фаз указанных последовательностей, при этом на входах

31 и 32 сумматоров 29 и 30 блока

18 будут иметь место одинаковые комбинации, поэтому на выходах сумматоров

29 и 30 будут нули, на выходе элемента 33 будет также нуль, который через иивертор 34 поступит на вход 26 триггера 8 и установит его в нулеВое состояние. Сигналом с инверсного выхода гри гера 8 производится считывание показаний суммируюшего счетчика 23 на входы 28. Информационная комбинация с входов 28 передается в случае необходимости непосредственно потребитетпо или записывается в нромежуточный накопитель 24, обеспечиваюший синхронную выда у информации потребителю.

Показания суммируюшего счетчика

23 цредстивляют собой комбинацию первичного кода, введенную иа передаче, которая виявлепа на приеме путем подсчета числа шагов, иа которое различаются фазы . соседних последовательно передаваемых ПСП. После выдачи ð мации потребителю устройство на приемйой стороне 3 возврашается в исходное состояние.

Формула изобретения

Устройство для передачи и приема дискретной информации, содержашее as

642867

Составитель В. Белякович

Редактор А, Зиньковский Техред Е. Гаджега Корректор И. Гоксяч

Заказ 7782/55 Тираж 774 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Могква, Ж 35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4 передаюшей стороне регистр .. сдвига с цепью обратной связи, а на приемной стороне - первый регистр сдвига с цепью обратной связи, между входом и соответствуюшим выходом которого включен сумматор по модулю два, второй регистр сдвига с цепью обратной связи, счетчик

s триггер управления, о т л и ч а ющ е е с я тем, что, с целью i сокрашения времени цриема сигналов дискретной информации, на передаюшей стороне введены вычитаюший счетчик, дешифратор,инвертор, триггер, блок совпадения, элемент ИЛИ и блок задержки, при этом выходы вычитаюшего счетчика нодключены к соответствуиипим входам. . дешифратора, выход которого непосредственно и через иивертор подключен к входам триггера, выход которого через последовательно соединенные блок совпадения и элемент ИЛИ подключен к тактовому входу регистра сдвига с цепью обратной связи; выход которого цодключеи к входу блока задержки, а на прием ной стороне введены блок сравнения инвертор, блок задержки, блок совпаде-. ния, элемент ИЛИ, суммирующий. (счетчик и промежуточный накопитель, при агом выход сумматора по модулю два подключен через инвертор к счетному входу счетчика, к входу Сброс кото5 рого подключены выход сумматора по модулю два и выход счетчика через блок задержки, между выходами соответствуюших разрядов первого и второго регистров сдвига с цепями обратной связи

t6 включен блок сравнения, выход которого подключен к нулевому входу триггера управления, к единичному входу которого подключен выход счетчика, а выходы триггера управления подключены к входам суммируюшего счетчика, непосредственно и через блок совпадения, выход которого подключен к соответствуюшему входу второго регистра сдвига с цепью обратной связи через элемент

2@ ИЛИ, а выходы суммируюшего счетчика подключены к соответствуюшим входам промежуточнгго накопителя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

% 431638, кл. Н 04 4 3/ОО, 1872.