Ассоциативное запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >73!474

Союз Советских

Социалистических

Республик (б1) Дополнительное к авт. свид-ву— (22) Заявлено 27.00.76 (21) 2408661/18-24 с присоединением заявки— (23) Приоритет— (43) Опубликовано ";0.04.80. Бюллетень М 16 (45) Дата опубликования описания 30.04.80 (51) М.Кл.2 G 11 С 15/00 фЬсударственнык комитет (53) УДК 681.327.66 (088.8) по делам изобретений к открытий (72) Авто.ры отзобр етен ия

А. Ю. Гурьев и Л. М. Метрик (71) Заявитель (54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к области вычислительной технике и может найти применение в дискретных устройствах, использующих ассоциативные запоминающие устройства.

Известны ассоциативные запоминающие устройства (АЗУ), построенные на ассоциативных запомичающих элементах 11, 2).

В приведенных ассоциативных запоминающих устройствах возможен простой поиск при маскировании произвольного числа разрядов, поиск по критерию «больше— меньше» не может быть осуществлен без .введения дополнительных структурных блоков.

Наиболее близким. техническим реше,нием к изобретению является ассоциативное за поминающее устройство (3), содержащее матрицу ассоциативных запоминающих элементов на МДП-транзисторах, дешифратор кода адреса, соединенный шинами выбора слов с .затворами адресных транзисторов, схему разрядной логики, соединенную ттрямыми и инверсными разрядными шичами с затворами контрольных транзисторов, индикатооы совпадения, шины питания.

Недостаток АЗУ заключается в том, что

В0НсК слов, больших или меньших признака опроса, может осуществляться только при условии проведения цикла опросов с модифицированным признаком опроса, что требует больших затрат времени, Цель изобретения — увеличение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее матрицу запоминающих элементов на МДП-транзисторах, дешифратор кода адреса, шины выбора слов которого соединены с первым входом запоминающих элементов, логический блок, прямые и инверсные разрядные шины которого соединены с вторым и третынм входами запоминающих элементов, индикаторы и шину нулевого потенциала, введены регистр сдвига, шины «несовпадения единицы», «несовпадение нуля» и опроса разряда, вентили и блок коммутации. Входы блока коммутапии соединены с выходами регистра сдвига, а выходы — с шинами опроса разряда, соединенными с первыми входами соответствующих вентилей, вторые входы которых связаны с первыми выходами запоминающих элементов, второй и третий выходы которы., подключены к,шинам

«несозпадения нуля» ц шинам «несовпадение единицы» соответственно, которые соединены с индикаторами, выходы вентилей соединены с шиной нулевого потенциала.

На чертеже представлена схема предложенного устройства.

731474

Устройство содержит магрицу 1 запоминающих элементов на МДП-транзисторах, дешифратор 2 кода адреса, логический блок 8, индикаторы. 4, за поминающие элементы 5, регистр б сдвига, шины 7 выбора слов, шины 8 опроса разряда, прямые шины 9 и инверсные шины 10, шины 11 «несовпадения единицы», шины 12 «несовпадение нуля», адресные транзисторы 18, логические транзисторы 14, нагрузочные транзисторы 15, контрольные транзисторы 1б, индикаторные транзисторы 17, вентили 18, блок 19 коммута цitи, первые вентильные транзисторы 20, вторые вентильные транзисторы 21, шину 22 питания, транзисторы 28 опроса.

В устройстве матрица 1 запоминающих элементов на МДП-транзисторах, дешифратор 2 кода адреса соединены шинамп 7 выбора слов с первыми входами запоминающих элементов, т. е с затворами адресных транзисторо" 18. Логический блок 8 соединена прямыми 9 и инверсными 10 разрядными шинами с вторыми и третьими входами запоминающих элементов, т. е. с затворами контрольных транзисторов 1б, входы индикаторов 4 шинами 11 «несовпадения единицы» и шинами 12 «несовпадение нуля» — с вторыми,и третьими выходами запоминающих элементов, т. е. со стоками соответствующих контрольных транзисторов

1б, а первые Bõoäû вентилей 18, т. е. затворы транзисторов 28 опроса каждого запоминающего элемента 5 шинами 8 опроса разряда — с,выходами блока коммутации, т. е. первыми 20 и вторыми 21 вентпльными транзисторами. Входы блока 19 коммутации связаны с выходами регистра б сдвига.

Работает устройство следующим образом.

В режиме поиск по критерию (больше или меньше заданного значения) на разрядные шины 9 и 10 из логического блока 8 поступа, инверсный код опроса, При наложении маски на разряд обе шины остаются под нулевым потенциалом. На вход регистра б сдвига 1подается импульс за пуска. На затворы первых вентильных транзисторов

20 подается потенциал, открывающий эти транзисторы на все время «поиска больше.го или меньшего». Производится предварительный заряд паразитных емкостей шин 11 и 12 несовпадения. Затем с выхода регистра б сдвига на шину 8 опроса первого (старшего) разряда через блок 19 коммутации поступает импульс опроса,;попадающий .на первые входы вентилей 18 во всех элементах 5 первого разряда. В тех элементах 5, где несовпадение хранимой информации с кодом опроса, происходит, разряд одной из шин несовпадения через соответствующие контрольный,1б и индикаторный 17 транзисторы и транзистор 28 опроса. Если элемент 5 хранит «1», то при несовпадении разряжается ши на 11 (сигнал .больше), если элемент хранит «0», то при несовпадении разряжается вторая шина 12 (сигнал меньше). В случае совпадения кода опроса (с учетом маски) с хранимой информации обе шины несовпадения (11 и 12) в соответствующем слове хранят предварительный заряд. При несовпадении индикатор 4 блокируется в состоянии, соответствующем сигналу больше или меньше, и при опросах последуюгцих разрядов своего состояния не меняет.

Затем происходит предварительный заряд шин «несовпадения единицы» 11 и «нуля» 12, после чего с второго выхода регистра б сдвига на шину 8 опроса второго разряда через блок 19 коммутации поступает импульс опроса. Сравнение хранимой в за,поминающем элементе второго разряда информации с кодом опроса проводится так

20 же, как и в перзом разряде. Подобным же образом осуществляется последовательный опрос всех остальных разрядов матри.цы 1. После опроса всех разрядов индикаторы 4 будут находиться в состояниях, соответствующих сигналам больше, меньше или р авно.

В режиме «поиск совпадения» первые вентильные транзисторы 20 закрыты, а нл затворы вторы. . вентильных транзисторов

21 после окончания предварительного заряда шин 11 и 12 несовпадения подается открывающий потенциал и все шины опроса разряда 8 подключаются к шине 22 питания. Во всем остальном устройство работает так же, как и в режиме «поиск большего или меньшего».

При совпадени хранимой в каком-либо слове информации с кодом опроса шины 11 и 12 несовпадения данного слова хранят предварительный заряд и индикатор 4 фиксирует совпадения.

В режиме «запись» код адреса поступает нв вход дешифратора 2 кода адреса, выбирается соответствующая шина 7 выбора слова, на которую подается потенциал, открывающий адресные транзисторы 18, подключая логические транзисторы 14 к разрядным шинам 9 и 10, на которых установлена записываемая информация.

В режиме «считывание» проводится .предварительный заряд паразитных емкостей разрядных шин 9 и 10 (схема предзаряда на чертеже.не показана), затем открываются адресные транзисторы 18 выбранного слова и производится разряд паразитных емкостей разрядных шин, соединенных с открытым плечом запоминающего элемента.

Регенерация инфармации осуществляется подачей импульса на затворы и стоки нагрузочных транзисторов 15.

В предлагаемом устройстве поиск по критерию требует меньших затрат времени за счет исключения модификации кода оп731474

Формула изобретения

Составитель А. Керенская

Техред А. Камышникова

Редактор И. Грузова

Корректор С. Файн

Заказ 304/509 Изд. ¹ 257 Тирах« 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4/5

Тин. Харьк. фил. пред. «Патент» роса и произведения опроса каждого разряда за время, меньшее аолного цикла

АЗУ.

Ассоциативное заломинающее устройство, содержащее матрицу запоминающих элементов на МДП-транзисторах, дешифратор кода адреса, шины выбора слов которого соединены с первым входом запоминающих элементов, логический блок, прямые и инверсные разрядные шины которого соединены с вторым и третьим входами запоминающих элементов, индикаторы и шину ну левого потенциала, о тли ч а ющеес я тем, что, с целью увеличения быстродействия устройства, в него введены регистр сдвига, шины «несовпадения единицы», «не совпадения нуля» и опроса разряда, вентили и блок коммутации, входы которого соединены с выходами регистра сдвига, а выходы — с шинами опроса разряда, соединенными с первыми входами соответствующих вентилей, вторые входы, которых соединены с первыми выходами запоминающих элементов, второй и третий выходы которых подключены к шинам «несовпадения нуля» и шинам «несовпадения единицы» соответсгвенно, которые соединены с индикаторами, выходы вентилей соединены с шиной нулевого потенциала.

Источники информации, принятые во внимание при экспертизе:

1. JEEE J. of Solid-State Circuits, 1970, 5, № 5, стр. 208 — 215.

2. Старос Ф. Г. и др. Полупроводниковые интегральные ЗУ. «Энергия», 1973, с. 101 — 104.

20 3. The Electronic Engeneering, 1970, ¹ б, с. 54 — 5u (и рото тип) .