Устройство для деления десятичных чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнк

Социапистичеснмк

Республик

"" 744562 (6I ) Дополнительное к авт. свил-ву (22) Заявлено 04,01.76 (21) 2309877/18 — 24 с присоединением заявки РЙ (23) Приоритет (51)М. Кл, G 06 F 7/39

1Ъоудерстввииык комитет

СССР ио делам изобретений и открытий

Опубликовано 30.06.80. Бюллетень .% 24

Дата опубликования описания 30.06.80 (53) УД К 681.325.5 (088.8) (72) Авторы изобретения

Л. А. Глухова и А. Т, Пешков (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ

ЧИСЕЛ

Изобретение относится к вычислительной технике, предназначенной для использования в арифметических устройствах, обрабатывающих двоичную и двоично-десятичную информацию.

Известно устройство деления двоичных чи5 сел,.имеющее сумматор, регистры делителя и частного, блок управления, в котором информационные входы сумматора подключены к информационным выходам регистра делителя, прямые и инверсные выходы которого подклю-,, чены к выходам прямой и инверсной передачи блока управления, выход разрешения выполнения такта которого соединен со входом передачи слагаемого в сумматор, выход.эпака результата операции которого подсоединен ко входу знака блока управления, выход очередной цифрЫ частного которого подключен к установочному входу младшего разряда регист- ра частного, вход сдвига на один разряд влево которого соединен со входом сдвига сумматора и выходом разрешения сдвига блока управления (1).

Недостатком такого устройства является то, мто оно способно работать лишь с двоичными

Числами, а при обработке с его помощью десятичных чисел требуется большое время для перевода исходных операндов в двоичную систему счисления и результата операттии в десятичную систему счисления.

Известно десятичное вычислительное устройство последовательного= действия, состоящее из преобразователей фазо-импульсного представления чисел в пространственно-импульсное представление чисел, преобразователей пространственно-импульсного представления в фазо-импульсное представление чисел суммирующего и множительного блоков, логические схемы и блок микропрограммного управления, в котором выходы входного преобразователя фазоимпульсного представления чисел в пространственно-импульсное представление чисел подключены ко входам преобразователей пространственно-mvrnyabcHo1o представления чисел в фазоимпульсное представление чисел суммирующего и множительного блоков и через схемы И ко входу декодирующей схемы блока микропрограммного управления (2).

744562

3

Недостатком данного устройства является то, что в нем требуются большие-затраты времени для выполнения таких операций как умножение и деление десятичных чисел.

Из известных устройств наиболее близким к предлагаемому по технической сущности яв. ляется устройство деления десятичньи чисел, состоящее из двоичного сумматора, имеющего информационные входы для каждой тетрады, выходы переноса из тетрад, выход знака результата операции, входы разрешения приема очередного операнда и сдвига на четыре разря да влево, регистра частного, имеющего входы

"+1", "-1", входы устайовки в нуль и установки в девять младшей тетрады и вход сдвига 15

-на четыре разряда влево, регистра делителя, имеющего Информационные выходы для каждой тетрады, соединенные с информационными входами соответствующих тетрад сумматора, блока управления, имеющего вход пуска устрой- щ ства, вход, подключенный к выходу знака результата сумматора, выходы, на которые поступают сигналы "+" и "— ", управляющие сложением или вычитанием делнтеля из содержимого сумматора, выход, соединенный со входом разрешения йриема очередного операнда в сумматор, вйход, подсоединенный ко входам сдвига на четйре=разряда содержащего сумматора и реги" стра частного, выход, подключенный ко входу установки в нуль младшей тетрады регистра частного, выход, соединенный со входом уста" нбвки в девять младшеи тетрадьг=регистра ачастмого," выходы; подсоедийенные соответственно ко входам "+1" и "— 1" регистра частного (3).

Недостатком данного устройства является то, что в нем затрачивается большое время для

": -" выполнения операций деления десятичных чисел, так "как йосле кажДого такта двоичного сло= жения-вычитания десятичных операндов необходимо выполнение операции коррекции в каждой 4g . тетраде в зависимости от того, возник или не возник перенос из данной тетрады сумматора при сложении (вычитании).

Цель изобретения — повышение быстродействия устройстВа, т. е. уменьшение времени деле- 45 ния десятичных чисел за счет устранения необходимости в операции коррекции промежуточйого"результата" после каждого такта "двончного сложения — вычитания.

Поставленная цель достигается тем, что устройство для деления десятичных чисел, содержащее двоичный сумматор, регистры частного и делителя и блок управления, пусковой и управляющий входы которого соединены со входом пуска устройства и знаковым выходом сумматора соответственно, выход разрешения приема очередного операнда блока управления подключен к входу управления занесением очередного операнда сумматора, выход разрешения

4. сдвига блока управления подключен ко входу управления сдвигом на четыре разряда сумматора и регистра частного, выход разрешения установки нуля блока управления подключен ко входу установки нуля младшей тетрады регистра частного, а выход разрешения установки в "9" блока управления — ко входу уста-, новки в "9" младшей тетрады регистра частного, выходы разрешения прибавления и вычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, дополнительно содержит регистр скорректированного делителя, регистр переносов и управляемый коммутатор, выходы переноса каждой тетрады сумматора подключены к информационным входам регистра переносов, вход управления занесением значений переносов которого подключен к выходу разрешения приема значений переносов блока управления, выход разрешения сдвига которого соединен со входом управления сдвигом на один розряд регистра переносов, выход разрешения установки в единицу блока управления подключен ко входу установки в единицу младшего разряда регистра переносов, причем управляемый коммутатор состоит из коммутирующих узлов, число которых равно числу десятичных разрядов операндов, входы коммутирующих узлов являются входами управляемого коммутатора, при этом .первая и вторая группы информационных входов каждого коммутирующего узла подключены к выходам соответствуюших тетрад регистра делителя и регистра скорректированного делителя, управляющий вход переноса каждого коммутирующего узла подключен к соответствующему управляющему входу переноса управляемого коммутатора, соединенного с выходом соответствующего разряда регистра

I переносов., первый и второй управляюшие вхоА дй знака всех коммутирующих узлов подключены к первому, и второму знаковому выходам блока управления соответственно, а выходы коммутирующих узлов являются выходами управляемого коммутатора и подключены к информационным входам сумматора.

На чертеже изображена структурная схема устройства для деления десятичных чисел для трехразрядных операндов, представленных в коде 8-4-2-1.

Устройство содержит: двоичный сумматор 1, содержащий число тетрад, равное количеству десятичных разрядов в исходных числах, увеличенному на один, и имеющий информационнью входы приема операндов, выход переноса иэ каждой тетрады сумматора, сигнал на котором появляется при возникновении межтетрадного переноса в процессе двоичного сложения-вычитания, вход управления занесением очередного операнда, 744562

5 сигнал на котором обеспечивает сложение содержимого сумматора с кодом на его входах, вход управления сдвигом на четыре разряда влево, знаковый выход; регистр 2 частного, состоящий из числа тетрад, равного числу разрядов операндов, имеющий входы разрешения — прибавления и вычитания единицы из младшей тетради, выполненной по схеме реверсивного счетчика, вход установки нуля и установки в "9" в младшей тетраде и вход управления сдвигом на четыре разряда влево содержимого регистра 2 частного; регистр 3 делителя, содержащий количество тетрад по числу десятичных разрядов операндов, каждая из которых имеет парафазные информационные выходы; регистр 4 скорректированного делителя, состоящий из числа тетрад по количеству десятичных разрядов операнда, имеющих парафазные информационные выходы, предназначенный для хранения делителя, каждая тетрада которого увеличена на шесть (скорректированного делителя); регистр 5 переносов, содержащий количество разрядов, равное числу тетрад в сумматоре

1 без единицы, служащий для запоминания межтетрадных переносов, возникших в сумматоре 1 при сложении, имеющий информащ онные входы запоминания переносов, вход установки в единицу младшего разряда, вход управления занесением значений переносов и вход управления сдвигом на один разряд влево своего содержимого; блок 6 управления, имеющий пусковой 7 и управляющий 8 входы, которые подключены соответственно ко входу пуска устройства и к знаковому выходу сумматора 1, выход 9 разрешения приема очередного операнда, подключенный ко входу управления занесением очередного операнда сумматора 1, выход 10 разрешения сдвига, подключенный ко входам управления сдвигом на четыре разряда сумматора 1 и регистра 2 частного и ко входу управления сдвигом на один разряд регистра 5 переносов, выход 11 разрешения установки нуля, подключенный ко входу установки нуля младшей тетради регистра 2 частного, выход 12 разрешения установки в "9" подключенный ко входу установки в "9" младшей тетрады регистра 2 частного, выходы 13 и 14 разрешения прибавления и вычитания единицы;подключенные ко входам прибавления и вычитания единицы регистра 2 частного, выход 15 разрешения приема значений переносов, подключенный ко входу управления занесения значений переносов регистра 5 переносов, выход 16 разрешения установки в единицу, подключенной ко входу установки в единицу младшего разряда реги,стра 5 переносов, знаковые выходы 17 и 18;

6 управляемый коммутатор 19, содержащий однотипные коммутирующие узлы 20, количе- 1 ство которых равно числу десятичных разрядов исходных операндов, каждый из которых имеет два четырехразрядных парафазных информационных входа, причем первый подключен к вы ходу соответствующей тетрады регистра 3, а

I второй — к выходу соответствующей тетрады регистра 4, и выход, соединенный с информационным входом соответствующей тетрады сумматора 1, управляющие входы знака присоединенные соответственно к выходам 17 и 18 блока 6 управления, парафазный управляющий вход переноса, соединенный с выходом соответствующего разряда регистра 5 переносов.

Входы коммутирующих узлов 20 являются входами управляемого коммутатора 19 (соответственно информационными и управляющими), a выходы коммутирующих узлов 20 — выходами управляемого коммутатора 19.

Коммутирующие узлы 20 служат для управления передачей данных с выходов тетрад ре:гистров 3 и 4 в зависимости от наличия или

25 отсутствия переноса из им соответствующих тетрад сумматора 1 на предыдущем такте сложения — вычитания, т. е. в зависимости от состоя. ния соответствующего разряда регистра 5. Если блок 6 управления вырабатывает сигнал "+"

З0 на. своем выходе 17 и если соответствующий разряд регистра 5 переносов установлен в "1" (на предыдущем такте сложения — вычитания в данной тетраде сумматора 1 возник перенос), то коммутирующий узел 20 передает на вход этой тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее прямых выходов (тетраду делителя, увеличенную на шесть) для сложения с данной тетрадой сумматора 1 на следующем такте. Если блок 6 управления на своем выходе 17 вырабатывает сигнал "+", но соответствующий разряд регистра 5 находится в "0" (на предыдущем такте сложения— вычитания в тетраде сумматора 1 перенос отсутствовал), то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 соответствующую тетраду регистра 3 с ее прямых выходов (тетраду делителя) для сложения на следующем такте. Если блок 6 управления на выходе 18 вырабатывает сигнал "—" и соответствующий разряд регистра 5 находится в * О", то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее инверсных выходов. Если же блок 6 управления на своем выходе 18 вырабатывает сигнал "—" и разряд регистра 5 находится в "1", то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 инверсное содержимое соответствующей тетрады регистра 3. но второму. Отрицательный результат вычитания указывает на окончание цикла вычитаний.

Число, накопленное в младшей тетраде регистра 5 равно первой (старшей) цифре, частного.

Как только результат вычитания станет1 от .рицательным, блок управления 6 вместо сигналов на своих выходах 13 и 18 вырабатывает сиг; нал на выходе 10, по которому выполняется сдвиг содержимого сумматора 1 и регистра 2

1О влево на четыре двоичных разряда, содержимого регистра 5 переносов влево на один разряд.

При этом сигнал на выходе 12 блока 6 управления обеспечивает установку младшей тетрады . регистра 2 в девять (1001), сигнал на выходе

1з 16 устанавливает младший разряд регистра

5 в "Г .

Для определения второй цифры частного выполняется цикл тактов сложения.

На первом такте сложения блок 6 управлеэп ния вырабатывает сигнал на своем выходе 17.

При этом коммутирующие узлы 20 передают на входы тетрад сумматора 1 содержимое соответствующих тетрад регистров 3 и 4 прямым ко-дом, анализируя состояние разрядов регистра 5.

Если данный разряд регистра 5 переносов находится в единице, то коммутирующий. узел

20 передает на вход соответствующей тетрады сумматора 1 тетраду регистра 4. Если же данный регистр 5 переносов находится в нуле, то на вход соответствующей тетрады сумматора 1 поступает тетрада регистра 3, По сигналу на выходе 9 блока 6 управления производится сложение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтетрадные переносы по сигналу на выходе 15 запоминаются в регистре 5. Знак результата сложения поступает на вход 8 блока 6 управления.

Если знак результата отрицателен, то выполняется второй такт сложения. Блок 6 управле4О ния вырабатывает сигналы на своих выходах

14 и 17. По сигналу на выходе 14 производится вычитание "Г из содержимого младшей тетрады регистра 2. Сигнал на выходе 17 обеспечивает передачу на входы тетрады сумматора

1 прямого кода соответствующей тетрады регистра 3, (если перенос из данной тетрады сум. матора при выполнении предыдущего такта сложения отсутствовал) или тетрады регистра

4 (если перенос присутствовал). По сигналу на выходе 9 блока 6 управления выполняется сложение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтетрадные переносы запоминаются в регистре 5. Знак результата операции поступает на вход 9 блока

6 управления. Если знак результата отрицателен, то выполняется следующий такт сложения, производимый аналогично второму.

Если знак результата сложения положителен, то, значит, в младшей тетраде регистра 2 сфор.

7 744562

Деление в устройстве выполняется без восстановления остатка, Деление производится за п циклов (n — число десятичных разрядов операндов), причем на каждом цикле путем ряда сложений или вычитаний определяется очередная цифра частного.

В исходном состоянии в сумматоре 1 находится делимое, в регистре 3 — делитель, в регистре 4 — делитель, каждая тетрада которого увеличена на шесть (скорректированный делитель), в регистре частного 2 зафиксировано нулевое значение, разряды регистра пере. носов 5 установлены в единицу.

Деление выполняется следующим образом.

При поступлении сигнала "Пуск" на вход 7 блока 6 управления данный блок вырабатывает сигнал "—" на своем выходе 18. Так как в исходном состоянии все разряды регистра 5 переносов находятся в "1", то на первом такI те первого цикла все коммутирующие узлы

20 передадут на входы тетрад сумматора 1 соответствующие тетрады с инверсных выходов регистра 3. По сигналу, возникшему на выходе

9 блока управления 6, выполняется суммирование содержимого сумматора 1 с кодом íà его входах (на первом такте делимое складывается с инверсным кодом делителя, т. е. из делимого вычитается делитель). Возникшие при этом межтетрадные переносы но сигналу на выходе

15 блока 6 управления запоминаются в регист- 3 ре 5 переносов. Знак результата операции в сумматоре 1 поступает на вход 8 блока 6 управления. Если результат вычитания положителен, то выполняется второй такт вычитания, При этом блок управления 6 вырабатывает сигналы на своих выходах 13 и 18. По сигналу на выходе 13 в младшую тетраду регистра частного 2 добавляется единица.

Сигнал на выходе 18 обеспечивает поступление на входы сумматора 1 через коммутиру ющие узлы 20 кодов.с инверсных выходов соответствующих тетрад регистров 3 или 4. При этом коммутирующие узлы 20 анализируют состояние соответствующих разрядов регистра 5; в ту тетраду сумматора 1, перенос из которой 4

-------на предыдущем такте вычитания возник, передается тетрада из регистра 3, а в ту тетраду, перенос из которой на предыдущем такте вычитания ле возник, поступает соответствующая тетрада регистра 4. По сигналу на выходе 9 ,блока 6 управления производится сложение тетрад сумматора 1 с инверсным кодом.соответствующих тетрад регистров 3 или 4. Возникшие при этом межтетрадные переносы .по сиг налу на выходе 15 запоминаются в регистре 5.

Знак результата вычитания поступает на вход 8 блока 6 управления. При этом, если результат вычитания положителен, то производится следующий такт вьгчитайия, выполняемый аналогич9 744562 10 мирована вторая цифра частного. Блок управления 6 вместо сигналов на своих выходах

l4 и 17 вырабатывает сигнал на выходе 10, по которому осуществляется сдвиг содержимого сумматора l н регистра частного 2 на четыре двоичных разряда влево и сдвиг содержимого регистра переносов 5 íà ogHH двоичный разряд влево. Одновременно сигнал на выходе

16 блока 6 управления устанавливает в младшем разряде регистра 5 "Г, а сигнал на выхо- 16 де 11 — "0" в младшей тетраде регистра 2.

Третья цифра частного и все нечетные определяются путем выполнения цикла вычитаний, производимых аналогично действиям, описанным для первой цифры. 15

Четвертая и все четные цифры частного находятся выполнением цикла сложений аналогично описанному для второй цифры, Данное устройство деления десятичных чисел обеспечивает выполнение операции десятичного 20 деления за время

Тделio= 9п Тсм2 + Тси () где Т „„, — максимальное время деления

n — разрядных десятичных операндов; 25

Т вЂ” время суммирования 4п — разрядных двоичных чисел;

Т „время получения скорректированного делителя.

В известном устройстве это время составля- 30 ет величину Г ва.1о = 9П (Тсиа+ Ткор) (2) где ҄— длительность операции коррекции результата двоичного суммирования.

Из выражений (1) и (2) следует, что исполь.з5 зование даннЬго устройства позволяет в некоторых случаях почти в два раза увеличить скорость деления десятичных операндов.

Положительный эффект заключается в том, что предлагаемое устройство деления десятич- щ ных чисел позволяет уменьшить в два раза время, необходимое для операции деления десятичных чисел за счет того, что устраняется необходимость в выполнении операции коррекции промежуточного результата (добавление или вычитание шестерки (0110) в зависимости от наличия или отсутствия межтетрадного переноса и знака результата) после каждого такта сложения — вычитания. При этом дополнительные затраты оборудования в предлагаемом уст- 5О ройстве составляет не более 20% от общих затрат оборудования "на делительное устройство.

Формула изобретения

Устройство для деления десятичных чисел, содержащее двоичный сумматор, регистры час55 тного и делителя и блок управления, пусковой и управляющий входы которого соединены со входом пуска устройства и знаковым выходом сумматора соответственно, выход разрешения приема очередного операнда блока управления подключен к входу управления занесением очередного операнда сумматора, выход разрешения сдвига блока управления подключен ко входам управления сдвигом на четыре разряда сумматора и регистра частного, выход разрешения установки нуля блока управления подключен ко входу установки нуля младшей тетрады регистра частного, а выход разрешения установки в "9" блока управления — ко входу установки в "9" младШей тетрады регистра частного, выходы разрешения прибавления и вычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, о т л и ч а ю щ е ее я тем, что, с целью повышения быстродействия, устройство содержит регистр скорректированного делителя, регистр переносов и управляемый коммутатор, выходы переноса каждой тетрады сумматора подключены к информационным входам регистра переносов, вход управления занесением значений переносов которого подключен к выходу разрешения приема значений переносов блока управления, выход разрешения сдвига которого соединен со входом управления сдвигом на один разряд регистра переносов, выход разрешения установки в единицу блока управления подключен ко входу установки в единицу младшего разряда регистра переносов, причем управляемый коммутатор состоит из коммутирующих узлов, число которых равно числу десятичных разрядов операндов, входы коммутирующих узлов являются входами управляемого коммутатора, при этом первая и вторая группы информационных входов каждого коммутирующего узла подключены к выходам соответствующих тетрад регистра делителя и регистра скорректированного делителя, управляющий вход переноса каждого коммутирующего узла подключен к соответствующему управляющему входу переноса управляемого коммутатора, соединенного с выходом соответствующего разряда регистра переносов, первый и второй управляющие входы знака всех коммутирующих узлов подключены к первому и второму знаковому выходам блока управления соответственно, а выходы коммути- . рующих узлов являются выходами управляемого коммутатора и подключены к информацион. ным входам сумматора.

Источники информации, принятые во внимание при экспертизе

1. Карцев М. А. Арифметика цифровых машин. М., "Наука", 1969, с. 493.

2. Авторское свидетельство СССР Р233296, кл. 6 06 F 7/38, 1967.

3. Карцев M. А. Арифметика цифровых машин. М., "Наука", 1969, с. 524 — 525 (прототип).

744562

Составитель В.Beðå êèê

Техред М. Петко Корректор Н. Григорук

Редактор И. Нанкина

Заказ 3794/13

Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент™, г. Ужгород, ул. Проектная,4