Устройство для возведения в степень

 

Союз Советских

Социалистических

Республик

Д, — ИЮ*Н И Е

ИЗОБРЕТЕНИЯ

<«>752334

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 240778 (21) 2650136/18-24 (51}М. Кл. с присоединением заявки Й9

G 06 F 7/38

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 300780. Бюллетень Мо 28

Дата опубликования описания 3007.80 (53} УДК 681. 325 (088.8) В.И. Жабин, В.И. Корнейчук, В.П. Тарасенко и A.A. Щербина (72) Авторы изобретен и я

Киевский ордена Ленина политехнический институт имени 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ

В СТЕПЕНЬ

Т =с Ф. + — P >g nj С + Ч где q

<и

Изобретение относится к цифровой вычислительной технике и может быть использовано для возведения в степень числа, представленного последова5 тельным кодом.

- Известно устройство для возведения в степень. Такое устройство представляет собой универсальную ЦВМ, а возведение в степень с помощью такого устройства осуществляется путем выполнения последовательности умножений по соответствующей программе (1).

Однако известное устройство обладает низким быстродействием, так как во-первых, оно не позволяет совмещать во времени с вычислением процесс поразрядного ввода в устройство операнда. Х (например, когда операнд Х формируется на аналого-цифровом преобразователе поразрядного уравновешивания, или когда иэ-эа ограничений накладываемых на канал связи, операнд25

Х может поступать в устройство только поразрядно).

Во-вторых, для возвЕдения числа Х в степень и требуется в среднем

-(60(5 п раз выполнить операцию умножения, где (...1 - функция взятия целой части.

В-третьих, при программной реализации алгоритма возведения в степень требуются дополнительные затраты времани на модификацию команд, на выборку из памяти команд и операндов и т.п.

Таким образом, время, необходимое для возведения числа Х в степень и с помощью известных устройств определяется по формуде — разрядность операнда Х; период следования разрядов числа Х (в общем случае

tп определяется внешними по отношению к устройству факторами, например, быстро действием источника информации); время одного умножения;

Т вЂ” дополнительные затраты р р. времени, обусловленные программной реализацией, Наиболее близким к заявляемому является устройство для возведения в

752334

60 степень, содержащее последовательно соединенные умножители (2), Кроме того устройство содержит блок управления, регистр операнда, регистр результата. Умножители формируют произведения, начиная с младших разрядов, и имеют один общий регистр множимого. В первом умножителе число Х умножается само íà себя и в каждом цикле в нем формиI а руется цифра числа Х, которая тут же ис поль э уе то я в качестве цифры множителя но втором умножителе, где таким образом происходит умножение Х на Х. и формируется цифра Хб, управляющая передачей кода множимого в третий умножитель и т.д. На выходе 15 (n — 1) -го умножителя в каждом i-ом цикле вычисления формируется значеп ние (nq — 1 + 1)-го разряда числа X

Время вычисления Х" в известном устройстве при поразрядном поступлении Х определяется по формуле

Т1 = qtn + (и — 1)qt>,. где t — время одного сложения в

Е устройстве.

Недостатком известного устройства также является низкое быстродействие.

Целью изобретения является увеличение быстродействия.

Поставленная цель достигается тем, что в устройстно для возведения в степень, содержащее последователь- ЗО но соединенные умножители введено К

Йвадраторов, где К = (ДоЯ 2п), а

n — максимальный показатель степени, К + 1 коммутаторов, элемент задержки и регистр показателя степени разряд- 35 ные выходы которого соединены с управляющими входами соответствующих коммутаторов, вход i-го квадратора (i = 1, 2, 3,... К) соединен с выходом 1-ro коммутатора, а выход i-го gp квадратора с первым входом (i + 1)-ro коммутатора и i-ro умножителя, ныход которого связан с входом (i + 2)-ro коммутатора, вход логической 1 устройства подключен к первому входу первого коммутатора, информационный вход устройства соединен со входами первого коммутатора и элемента задержки, выход которого подключен ко входу первого умножителя и второму входу второго коммутатора, а выход устройства связан с выходом (К + 1)-го коммутатора.

На чертеже изображена структурная схема устройства для возведения в степень.

Устройство содержит умножители

1.1 — 1. К-1, квадраторы 2.1 — 2 К, коммутаторы 3.1 — З.К+1, регистр 4 показателя степени и элемент 5 задержки, вход 6 логической 1, информационный вход 7 устройства, выход 8 устройства.

Устройство работает следующим образом.

Перед началом вычисления в регистр 4 заносится удвоенный показатель степени в коде Грея. При этом, если в 1-ом разряде регистра 4 записана единица, то i-ый коммутатор

3 подключает ко входам i-го квадратора 2 выходы (i — 2)-го умножителя 1, если же в i-ом разряде регистра 4 записан ноль,то i — ûé коммутатор 3 подключает ко входу i-ro квадратора 2 выход (1-1) -го квадратора 2. Затем на входы 6 и 7 последовательным кодом начинают поступать числа 1 и Х соответственно. Каждый квадратор и умножитель формирует на выходе разряды квадрата и произведения последовательно, по мере поступления на их входы разрядов операндов, таким образом, что при поступлении на вход i-ых разрядов операндов на выходах формируются значения (i — р) -ых разрядов резуль татов, которые тут же используются в качестве операндов в следующих квадраторах 2 и умножителях 3. (Здесь р — выраженная н количестве циклов нычисления, задержка появления разрядов результата относительно поступления соответствующих разрядов операндов, вносимая одним квадратором или умножителем) . Элемент 5 задержки выполняет задержку информации, поступающей íà его вход с тем, чтобы разряды операнда

Х на входы первого умножителя 1 и второго коммутатора 3 одновременно с разрядами того же веса, формирующимися на выходе первого кнадратора 2.

При таком выполнении устройства, первая цифра результата появится на б выходе (К + 1) -го коммутатора 3 в рК-ом цикле вычисления, а для получения q-разрядного результата потребуется выполнить еще (q — 1) циклов.

Таким образом, предлагаемое устройство позволяет нозводить число Х в любую степень эа время

Тг = (pK + q 1)t< где t — длительность цикла нычислеЧ ния в квадраторе и умножителе, при этом процесс поразрядного ввода операнда Х полностью совмещен во времени с процессом вычисления в устройстве.

Увеличение быстродействия достигается эа счет уменьшения количества последовательно включенных операционных блоков при организации их работы в режиме совмещения.

Пример. Допустим, устройство для воэнедения в степень, содержит

К = 5 квадраторов 2, Возводим Х в степень n = 29 ° Удвоенный показатель степени .в коде Грея запишется как 100111. В верхнем ряду записаны показатели степени Х, формирующиеся на выходах квадраторов 2. В нижнем ряду записаны показатели степени Х, формирующиеся на выходах элемента 5

752334

® 2 4 8 14 30 /г г

X 1 3 7 15 29

Формула изобретения

Составитель О. Свиридов

Редактор И. Ковал ук Техред Н,Бабурка Корректор И. Муска

Подписное

Эакаэ 4747/8 Тираж 751

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. ужгород, ул. Проектная, 4 эадержки и умножителей 1. Стрелками обозначена передача информации через коммутаторы 3. Числа, подаваемые на входы б и 7, и снимаемые с выхода

8 обведены окружностями. п = 1 0 0 1 1 1 устройство для возведения в степень, содержащее последовательно соединенные умножители, о т л нч а ю щ е е с я тем, что, с целью увеличения быстродействия в него введено К квадраторов, где

К -- 60ô < 2n), а п — максимальный показатель степени, К + 1 коммутаторов, элемент задержки и регйстр показателя степени, разрядные выходы которого соединены с управляющими входами соответствуккцих коммутаторов, вход i-ro квадратора (i

= 1, 2, З,...К) сбедпнен с выходом

i-го коммутатора, а выход i-ro квадратора с первым входом (i + 1) -го коммутатора и i-го умножителя, выход которого связан со входом (1 + 2)-ro коммутатора, вход логической 1 устройства подключен к первому входу первого коммутатора, информационный вход устройства соединен сп входами первого коммутато ра и элемента задержки, выход которого подключен ко входу первого умножителя и второму входу второго коммутатора, а выход устройства связан с выходом (К + 1)-го коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Карцев М.A. Арифметика цифро20 вых машин. Наука, 1969, с. 343 — 354.

2. Авторское свидетельство СССР

Р 425175, кл. G Об F 7/38, 1972.