Функциональный генератор частоты

 

Союз Советских

Социалистических

Республик 75849О (61) Дополнительное к авт. свид-ву— (22) Заявлено 04.05.78 (2! ) 2610717/18-21 с присоединением заявки №-(23) Приоритет— (51) М Кл 3

Н 03 К 3/72

Государственный комитет во делам изобретений и открытий (53) УДК 621.373..4 (088.8) Опубликовано 23.08.80. Бюллетень № 31

Дата опубликования описания 27.08.80 (72) Авторы изобретения

Л. И. Овчаренко и 11. Л. Качанов

Харьковский ордена Ленина политехнический институт им. В. И. Ленина (71) Заявитель (54) ФУНКЦИОНАЛЪНЫй ГЕ11ЕРЛТОР ЧАСТОТЫ

Изобретение относится к импульсной и цифровой технике и может быть использовано в цифровых автоматических системах контроля, измерения и управления.

Известен частотно-импульсный функциональный генератор, содержащий два генератора опорных частот, выход первого непосредственно, а второго — через управляемый делитель частоты подключены ко входам двоичного умножителя, разрядные выходы которого через дешифратор соединены со входами запоминающего устройства, выходы которого подключены ко входа м управляемого делителя частоты. Работа устройства основана на формировании кода линейного приближения в управляющем регистре двоичного умножителя. По достижении заданных значений кодов срабатывает дешифратор, сигналом которого извлекается новый код из запоминающего устройства и тем самым изменяется значение частоты, подаваемой на вход двоичного умножителя, а,следовательно, и крутизна изменения выходной частоты во времени.

Недостатком данного устройства является его недостаточно высокое быстродействие и сложность.

Наиболее близким по технической сущности является частотно-импульсный функциональный генератор, содержащий преобразователь код-частота, выход которого соединен через два счетчика, управляемых кодом, ко входу одного запоминающего устройства и входу реверсивного счетчика, разрядные выходы которого подключены ко входу преобразователя код-частота непосредственно, а ко входу второго запоминающего устройства через дешифратор. Выходы запоминающих устройств соединены с установочными входами счетчиков, управляемых кодом. Работа устройства основана на формировании кода линейного приближения в реверсивном счетчике, при этом выходная !

5 частота ступенчато-линейно изменяется (уменьшается или увеличивается в зависимости от направления счета реверсивного счетчика) . Запоминающие устройства и дешифратор обеспечивают требуемый закон изменения частоты во времени. К недостат20 кам устройства следует отнести относительно низкую скорость изменения выходной частоты и сложность устройства. Недостатком данного устройства является то, что скорость изменения кода в реверсивном счетчи758490

4$

$$

Формула изобретения частоты, частоты, ке ограничена двумя последовательно включенными управляемыми кодом счетчиками, емкость которых, по соображениям точности, должна быть велика.

Целью настоящего изобретения является повышение скорости изменения частоты во времени. . Эта цель достигается тем, что в функциональный генератор частоты, содержащий генератор опорной частоты, реверсивный счетчик, выходы которого подключены к управляющим входам первого управляемого делителя частоты, запоминающее устройство, выходы которого соединены с управляющими входами второго управляемого делителя частоты, выход которого подключен ко входу счетчика импульсов, выходы которого через дешифратор подключены к первому входу запоминающего устройства введены триггер, элемент запрета и элемент И, первый вход которого подключен к выходу генератора опорной частоты и ко входу второго управляемого делителя частоты, второй вход элемента И соелинен с выходом триггера, первый вход триггера подключен к выходу первого управляемого делителя частоты, второй вход триггера подключен к выходу второго управляемого делителя частоты ко второму входу запоминающего устройства и к первому входу элемента запрета, выход которого соединен со входом реверсивного счетчика, а второй ахоп элемента запрета подключен к выхолу дешифратора, при этом выход элемента И соединен со входом первого управляемого делителя частоты.

На чертеже представлена структурная схема функционального генератора частоты.

Функциональный генератор частоты содержит генератор 1 опорной частоты, элемент И 2, реверсивный счетчик 3, управляемые делители частоты 4, 5, запоминающее устройство 6, триггер 7 с раздельными входами, элемент запрета 8, счетчик 9 импульсов, дешифратор 10.

На чертеже также показана шина «реверс» 11 и выходная сетка 12.

Генератор работает слелующим образом.

Исходное состояние элементов таково.

Триггер 7 и счетчик 9 обнулены, в реверсивном счетчике 3 и управляемом делителе 4

П записано число 2 — 1 (п — число разрядов реверсивного счетчика 3 и делителя 4), коэффициент деления делителя 5, определяемый текущим значением кода запоминающего устройства б, равен А. Потенциал на шине «реверс» таков, что реверсивный счетчик 3 работает на вычитание.

Первый же импульс генератора 1 поступает через открытый элемент И 2 на управляемый делитель 4 и вызывает его переполнение. Импульс переполнения устанавливает триггер 7 в состояние «1»,-запрещая, тем самым, прохождение последующих импульсов генератора 1 через элемент И 2 на управляемый делитель 4. Через А импульсов генератора 1 переполняется управляемый 0

1$

2$

3$

40 делитель 5 и импульс переполнения осуществляет следующие операции: устанавливает триггер 7 в состояние <0», через открытый элемент запрета 8 вычитает «1» из содержимого реверсивного счетчика 3 и переписывает новое (2" — 2) значение кода в управляемый делитель 4, разрешает по управляющему входу перепись кода из запоминающего устройства 6 в управляемый делитель 5, осуществляет запись «1» в счетчик 9. На этом заканчивается первый цикл работы, длительность которого равна АТ0 (Т вЂ” период следования импульсов генератора 1). Поскольку в первом цикле на выходе элемента И 2 имел место один импульс, то значение частоты в первом цикле

f@ = †„. Очевидно, что во втором цикле

1 оА управляемый делитель 4 переполнится при наступлении двух импульсов генератора 1, в третьем — трех, !0 i òîì — i èìïóëüñîâ генератора 1. Г!ри этом длительность циклов остается прежней. Это означает, что среднее значение выхолной частоты в этих циклах составляет соответственно 4р, = — „, f ) K — f>, =- —.— „, т. e. cTyrreH aTo-линейно увеличивается.

Процесс продолжается до тех пор, пока число в счетчике 9 не достигнет значения m— наименьшего числа, на которое настроен дешифратор 10. Очевидно, что это произойдет по окончании m-го цикла. В этом случае элемент запрета 8 блокирует поступление импульса управляемого делителя 5 на вход реверсивного счетчика 3, одновременно сигнал дешифратора 10 разрешает запись в управляемый делитель 5 нового значения кода запоминающего устройства 6, при котором коэффициент деления управляемого делителя 5 становится равным В. Очевидно что в (m + 1) цикле выходная частота будет равна 41 (m + 1) =- — ò,5(m + 2) — р (m +

+ 2) = — и т. л., т. е. начиная с (m t 1) цикла крутизна изменения частоты станет другой, определяемой величиной В.

Для получения ступенчато-линейного уменьшения выходной частоты изменяется потенциал на шине «Реверс» 11.

При прочих равных условиях (максимальное значение выходной частоты, набор возможных значений крутизны изменения частоты, количество узлов аппроксимации) максимальное значение скорости (крутизны) изменения выходной частоты во времени в данном генераторе выше, чем в известном в К 4 раз (где К вЂ” коэффициент деления управляемого делителя в известном генераторе), Функциональный генератор содержащий генератор опорной

758490

Составитель Е. Мосолко в

Техред К. Шуфрич Корректор М. Демчик

Тираж 995 Подписное

Редактор Н. Катаманина

Заказ 5652 49

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент> г. Ужгород, ул. Проектная, 4 реверсивный счетчик, выходы которого подключены к управляющим входам первого управляемого делителя частоты, запоминающее устройство, выходы которого соединены с управляющими входами второго управляемого делителя частоты, выход которого подключен ко входу счетчика импульсов, выходы которого через дешифратор подключены к первому входу запоминающего устройства, отличающийся тем, что, с целью повышения скорости изменения частоты во времени, в него введены триггер, элемент запрета и элемент И, первый вход которого подключен к выходу генератора опорной частоты и ко входу второго управляемого делителя частоты, второй вход элемента И соединен с выходом триггера, первый вход триггера подключен к выходу первого управляемого делителя частоты, второй вход триггера подключен к выходу второго управляемого делителя частоты, ко второму входу запоминающего устройства и к первому входу элемента запрета, выход которого соединен со входом реверсивного счетчика, а второй вход элемента запрета подключен

4о к выходу дешифратора, при этом выход элемента И соединен со входом управляемого делителя частоты.