Микропрограммный процессор с самодиагностикой

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическии

Республик

«i>763902 (61) Дополнительное к авт. сеид-sy— (22) Заявлено 301078 (21) 2679855/18-24 с присоединением заявки ¹â€” (23) Приоритет

Опубликовано 1ЬОЯ80. Бюллетень М934

Дата опубликования описания 25.09.80 (51)М. Кл.3

С 06 F 15/00

Государственный комитет

СССР оо делам изобретений и открытий (53) УДК 681. .325(088.8) (72) Авторы изобретения

A.A.Åëèñååâ, И.И.Лиокумович, В.M.Ëåíêoâà и В.А.Аверьянов (71) Заявитель (54) МИКРОПРОГРАММНЫЙ ПРОЦЕССОР С САМОДИАГНОСТИКОЙ

25

1

Изобретение относится к цифровой вычислительной технике и может быть применено в электронной вычислительной машине.

Известны микропрограммные процес- 5 сары с самодиагностикой, содержащие задублированные блоки обработки и локальные памяти, блок управления и основную память f1 12) . Недостатком известных процессоров является то, что для обеспечения их работоспособности при отказах оборудования требуется дополнительное резервирование на уровне устройств и разработка специальных программ отключения/подключения резервных процессоров.

Наиболее близким техниЧеским решением к данному устройству является микропрограммный процессор с самодиагностикой (3), содержащий первую и вторую локальные памяти с первым и вторым блоками обработки, коммутатор и компаратор данных, триггер управления, основную память с регистрами адреса и данных, микропрограммную память с узлами формирования адреса и микроопераций.

Недостатком известного решения является сложность оборудования контроля и восстановления работоспособности процессора при возникновении отказа.

Цель изобретения — упрощение процессора.

Эта цель достигается тем, что микропрограммный процессор с самодиагностикой, содержащий первую и вторую локальные памяти, выходы которых соединены соответственно с информационными входами первого и второго блоков обработки данных, выходы которых соединены соответственно с первыми информационными входами первой и второй локальных памятей, с первыми и вторыми информационными входами коммутатора данных и компаратора данных, управляющий вход коммутатора данных соединен с выходом триггера управления, выход коммутатора данных соединен с информационным входом основной памяти, первый управляющий вход которой .соединен с первым выходом управления узла формирования микроопераций, с управляющими входами регистра адреса, первого и второго блоков обработ763902 ки данных, первой и второй локальных памятей, вторые информационные входы первой и второй локальных памятей соединены с разрядным выходом регистра данных, с информационным входом регистра адреса и с первым информационным входом узла формирования адреса, управляющий вход которого соединен со вторым выходом управления узла формирования микроопераций, вход которого соединен с выходом микропрограммной памяти, вход которой соединен с выходом узла формирования адреса, разрядный выход регистра адреса соединен с адресным входом основной памяти, выход которой соединен с первым информационным входом регистра. данных, содержит первый и второй тестовые компараторы, первый и второй регистры результатов теста, генератор эталона, регистр возврата и 20 память разгрузки, к первому и второму информационным входам которой подключены, соответственно, выход коммутатора данных и разрядный выход регистра возврата, к адресному и управляющему входам памяти разгрузки подключены разрядный выход регистра адреса и первый выход управления узла формирования микроопераций соответственно, а к выходу памяти разгрузки — второй информационный вход регистра данных, третий выход управления узла формирования микроопераций соединен со входом триггера управления, выход узла формирования адреса соединен с информационным входом регистра возврата, выход компаратора данных подключен ко второму информационному входу узла формирования адреса, к управляющему входу регистра воз- 4р врата и ко второму управляющему входу основной памяти, четвертый выход управления узла формирования микроопераций соединен со входом генератора эталона, выход которого подключен к первым входам первого и второго тестовых компараторов, ко вторым входам которых подключены соответственно выходы первого и второго блоков обработки данных, второй выход управления узла формирования микроопераций соединен с управляющими входами первого и второго регистров результатов теста, к информационным входам которых подключены соответственно выходы первого 55

3L второго тестовых компараторов, а выходы первого и второго регистров результатов теста соединены соответственно с третьим и четвертым информационными входами узла формирования адреса.

Сохранение работоспособности процессора при об- аружении отказа оборудования .обеспечивается автоматической перезаписью состояния всех запоминающих элементов процессора в память разгрузки, причем для дублированных блоков запись состояния каждой половины дубля производится раздельно. После перезаписи начинается выполнение диагностического теста, по результатам которого устанавливаются первый и второй регистры результатов теста, что позволяет локализовать неисправную половину дубля. Затем в процессоре восстанавливается состояние, в котором находилась исправная половина дубля в момент обнаружения отказа, и выполнение вычислений продолжается. При использовании данного устройства на аппаратуру блоков обработки данных и локальных памятей возлагаются только рабочие функции по хранению и обработке данных, что позволяет использовать для реализации указанных блоков типовые средние и большие интегральные с хе мы .

На чертеже показана структурная схема предложенного процессора.

В состав процессора входят: первая локальная память 1, вторая локальная память 2, первый блок 3 обработки данных, второй блок 4 обработки данных, компаратор 5 данных, коммутатор 6 данных, первый тестовый комгаратор 7, второй тестовый компаратор 8, основная память 9, память разгрузки 10, регистр 11 адреса, регистр 12 данных, узел 13 формирования адреса, регистр 14 возврата, микропрограммная память 15, узел 16 формирования микроопераций, первый регистр 17 результатов теста, второй регистр результатов теста 18, триггер управления 19., генератор эталона 20.

Процессор работает следующим образом. При выполнении программы команды считываются из основной памяти 9 в регистр данных 12. Код операции из регистра данных 12 поступает в узел 13 формирования адреса. По выработанному в этом узле адресу из микропрограммной памяти

15 считывается первая микрокоманда микропрограммы обработки операндов для данной команды. При выполнении микропрограммы обработки операндов узел 16 формирования микроопераций вырабатывает управляющие воздействия, по которым операнды для данной команды считываются из основной памяти 9 и через регистр данных

12 записываются в первую и вторую локальные памяти 1 и ? параллельно.

Если в процессоре отсутствуют неисправности, то в каждый данный момент первая и вторая локальные памяти 1 и 2 хранят одинаковую информацию. В ходе обработки операнды поступают из первой и второй локальных памятей 1 и 2 в первый

763902

3 и второй 4 блоки обработки данных параллельно и независимо, причем для этих блоков узлом 16 формирования микроопераций задается выполнение одинаковых операций. результат обработки в зависимости от выполняемой команды записывается либо в первую и вторую локальные памяти

1 и 2, либо в основную память 9 через коммутатор 6 данных. Таким образом, первым 3 и вторым 4 блоками обработки данных выполняется параллельная обработка одинаковых данных. При отсутствии неисправности триггер управления 19 может быть установлен в произвольное состояние, например в единичное, при котором через коммутатор 6 данных разрешается прохождение информации с выхода первого блока 3 обработки данных.

Предположим, что при запуске процессора (например, после включения питания) триггер управления 19 устанавливается в единичное состояние.

Компаратор 5 данных сравнивает ре- зультаты обработки цанных в первом 25

3 и втором 4 блоках обработки данных; при совпадении результатов никаких специальных действий в процессоре не предпринимается и вычисления продолжаются. Если в первом 3 ЗО или втором 4 блоке обработке данных, либо в первой 1 или второй 2 локальной памяти происходит отказ, компаратор 5 данных обнаружит этот отказ иэ-за расхождения в реэульта- ЗS тах обработки. отказ может быть обнаружен немедленно после его возникновения или со значительной временной задержкой. Независимо от наличия или отсутствия задержки к моменту обнаружения отказа в основной памяти 9 будут находиться корректные команды и данные, даже если триггер управления 19 в течение времени задержки установлен в состояние, соответствующее раз- 45 решению прохождения в основную память 9 информации с выхода неисправного блока. Это обусловлено тем, что компаратор 5 данных разрешает выполнять запись информации в основную память 9 только при совпадении сигналов на выходах первого 3 и второго 4 блоков обработки данных.

Кроме этого, в момент обнаружения отказа исправные блок обработки данных и локальная память содержат корректную информацию, соответствующую данному моменту обработки. При срабатывании компаратора 5 данных (обнаружен отказ) для адресации микропрограммной памяти 15 формируется 60 начальный адрес микропрограммы обработки отказа узлом 13 формирования адреса.

Адрес микрокоманды, которая должна была выполняться следующей, если Я бы отказ не был обнаружен, запоминается в регистре 14 возврата. Кроме того, в основную память 9 выдается сигнал, временно блокирующий выполнение операции записи для предотвращения ошибочного искажения данных в памяти. Блокировка устанавливается только в том случае, когда в последней выполненной микрокоманде была указана. микрооперация записи в основную память

9; она автоматически вызывает выполнение записи в основную память

9 в конце микропрограммы обработки отказа.

Для микропрограммы обработки отказа в памяти разгрузки 10 предусматривается три обЛасти ячеек.

Первая область предназначена для сохранения адреса микрокоманды, перед-выполнением которой в процессоре обнаружен отказ, а также для сохранения содержимого регистра 11 адреса. Вторая область служит для сохранения содержимого первой локальной памяти 1 и всех элементов памяти первого блока 3 обработки данных. Третья область аналогична второй и используется для сохранения состояния второй локальной памяти 2 и второго блока 4 обработки данных.

При выполнении микропрограммы обработки отказа блокируется реакция узла 13 формирования адреса на сигналы с выхода компаратора 5 данных и происходит запоминание содержимого регистра 14 возврата и регистра 11 адреса в первой области памяти разгрузки 10, затем по единичному состоянию триггера управления 19 во вторую область памяти разгрузки 10 переписывается информация о состоянии всех запоминающих элементов первого блока 3 обработки данных (например, выходной регистр блока обработки, состояние переноса, переполнения и т.п.) и содержимое первой локальной памяти 1. После этого триггер управления 19 устанавливается в нулевое состояние и в третью об ласть памяти разгрузки 10 переписывается состояние второго блока 4 обработки данных и второй локальной памяти 2. Таким образом, состояние всех запоминающих элементов процессора сохраняется в памяти разгрузки 10, причем корректное состояние записано либо во вторуюу либо в третью область памяти разгрузки 10, в зависимости от места отказа.

Локализация места отказа выполняется микропрограммным диагностическим тестом, которому передает управление микропрограмма обработки

763902 отказа. Диагностический тест выполняется путем передачи тестовой информации в первую и вторую локальные памяти 1 и 2, в первый 3 и второй 4 блоки обработки данных, затем блокам обработки задается определенная функция. Результаты выполнения этой функции в первом 3 и втором 4 блоках обработки данных раздельно подаются на входы первого и второго тестовых компараторов 7 и 8. Этими компараторами действительные результаты обработки данных в блоках

3 и 4 сравниваются с ожидаемыми в результате тестирования (эталонными), которые подготавливаются генератором эталона 20 по микрооперациям узла 16 формирования микроопераций. Результаты сравнения в первом и втором тестовых компараторах

7 и 8 накапливаются первым 17 и вторым 18 регистрами результатов теста.

Весь диагностический тест состоит из целого ряда тестовых проверок, результат каждой иэ которых фиксируется отдельным битом первого 17 и второго. 18 регистров результатов теста. После завершения выполнения микропрограммы .диагностического теста по содержимому этих регистров определяется неисправный блок, а если возможно, неисправный элемент.

Для обеспечения возможности продолжить работу процессора достаточно знать только неисправный блок; локализация неисправности до уровня элементов используется для последующего ремонта оборудования. Пред— положим, неисправность была обнаружена в первой локальной памяти

1 или в первом блоке 3 обработки данных. Микропрограмма диагностического теста в этом случае установит триггер управления 19 в нулевое состояние, сформирует в регистре 11 адреса начальный адрес третьей области памяти разгрузки 10 и возвратит управление микропрограмме обработки отказа. Если отказ обнаружен во второй локальной памяти

2 или во втором блоке 4 обработки данных, то управление микропрограмме обработки отказа будет возвращено с единичным состоянием триггера управления 19 и с подготовленным в регистре 11 адреса начальным адресом второй области памяти разгрузки 10. После этого микропрограмма обработки отказа переписывает в блЬки обработки данных и в локальные памяти информацию из той области памяти разгрузки 10, начальный адрес которой установлен в регистре

11 адреса. В результате элементы памяти исправных блоков установлены в состояние, соответствующее правильно выполнявшейся обработке. Правильность установки элементов памяти неисправных блоков гарантировать

Формула изобретения

Микропрограммный процессор с самодиагностикой, содержащий первую нельзя, однако в этом и нет необходимости, так как в дальнейшем в качестве истинного будет рассматриваться результат работы исправного блока. При завершении микропрограммы обработки отказа из первой области памяти разгрузки в регистр адреса 11 возвращается адрес, хранившийся там в момент обнаружения отказа, и снимается блокировка записи в основную память

9. Запись в основную память 9 выполняется только в том случае, если она была указана в микрокоманде, при выполнении которой был обнаружен отказ компаратором 5 данных.

В узел 13 формирования адреса пересылается адрес микрокоманды, которая должна была выполняться после обнаружения отказа, и обработка данных продолжается с того момента, 20 в котором она была приостановлена обработкой отказа. Реакция узла 13 формирования адреса на сигналы несоответствия с выхода компаратора

5 данных остается заблокированной до тех пор, пока отказавшее оборудование не будет отремонтировано (например, нормальная реакция на отказ может быть восстановлена выполнением после завершения ремонта операций приведения процессора в исходное состояние — сброс или сброс при включении питания). Таким же образом восстанавливается нормальная реакция на сигнал компаратора 5 данных при записи в основную память 9, т.е. блокировка записи при обнаружении компаратором 5 данных несовпадения будет выполняться только после ремонта оборудования и приведения процессо40 ра в исходное состояние. При использовании данного процессора достигаютсяг упрощение оборудования блоков обработки данных и локальных памятей, что позволяет применить для их реализации типовые средние и большие интегральные схемы; — реализация избыточного оборудования, вводимого в процессор (память разгрузки, регистры и компараторы), на типовых микросхемах; упрощение создания диагностического теста за счет ограничения функции блоков обработки данных и локальных памятей функциями обработки и хра55 нения данных; тест может быть реализован меньшей микропрограммой,.так как уменьшено количество функций, требующих проверки, кроме этого, появляется возмог.ность в значительной степени увеличить перечень неисправностей, обнаруживаемых тестом.

763902

25 и вторую локальные памяти, выходы которых соединены соответственно с информационными входами первого и второго блоков обработки данных, выходы которых соединены соответственно с первыми информационными входами первой и второй локальных памятей, с первыми и вторыми информационными входами коммутатора данных и компаратора данных, управляющий вход коммутатора данных соединен с выходом триггера управления, выход коммутатора данных соединен с информационным входом основной памяти, первый управляющий вход которой соединен с первым выходом управления узла формирования микроопераций, с управля- 15 ющими входами регистра адреса, первого и второго блоков обработки данных, первой и второй локальных памятей, вторые информационные входы первой и второй локальных памятей gp соединены с разрядным выходом регистра данных, с информационным входом регистра адреса и с первым информационным входом узла формирования адреса, управляющий вход которого соединен со вторым выходом управления узла формирования микроопераций, вход которого соединен с выходом микропрограммной памяти, вход которой соединен с выходом узла формирования адреса, разрядный выход регистра адреса соединен с адресным входом основной памяти, выход которой соединен с первым информационным входом регистра данных, отличающийся тем, что, с целью упрощения процессора, он дополнительно содержит первый и второй тестовые компараторы, первый и второй регистры результатов теста, генератор эталона, регистр 40 возврата и память разгрузки, к первому и второму информационным входам которой подключены соответственно выход коммутатора данных и разрядный выход Регистра возвРата, к 4 адресному и управляющему входам памяти разгрузки подключены разрядный выход регистра адреса и первый выход управления узла формирования микроопераций соответственно, а к выходу памяти разгрузки — второй инфорМационный вход регистра данных, третий выход управления узла формирования микроопераций соединен со входом триггера управления, выход узла формирования адреса соединен с информационным входом регистра возврата, выход компаратора данных подключен ко второму информационному входу узла формирования адреса, к управляющему входу регистра возврата и ко второму управляющему входу основной памяти, четвертый выход управления узла формирования микроопераций соединен со входом генератора эталона, выход которого подключен к первым входам первого и второго тестовых компараторов, ко вторым входам которых подключены соответственно выходы первого и второго блоков обработки данных, второй вход управления узла формирования микроопераций соединен с управляющими входами первого и второго регистров результатов теста, .к информационным входам которых подключены соответственно выходы первого и второго тестовых компараторов, а выходы первого и второго регистров результатов теста соединены соответственно с третьим и четвертым информационными входами узла формирования адреса.

Источники информации, принятые во внимание при экспертизе

1. Экспресс-информация, ñåð.

"Вычислительная техника", Р 20, 1978, Методы автоматического возврата к программе в вычислительной машине C0PRA.

2. Патент CltlA M 3848116, кл. 235-153АЕ.

3. Патент Великобритании

Р 1414095, кл. G 4 А (прототип).

763902

Заказ 6284/42 Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, М-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4

Составитель Г. Пономарева

Редактор T.oðëoâñêàÿ Техред Е.Гаврилешко Корректор О.Билак