Мультипроцессорная вычислительная система

 

(19)SU(11)768323(13)A1(51)  МПК ⁶    _G01F15/16(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯк авторскому свидетельствуСтатус: по данным на 17.12.2012 - прекратил действиеПошлина:

(54) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА

Изобретение относится к области вычислительной техники и может быть использовано при создании высокопроиз- водительных многопроцессорных систем. Известна вычислительная система, в которой произвольные комбинации связей между процессорами системы и динамическая перестройка этих связей в процессе работы системы обеспечиваются на основе использования различных фазомодулированных импульсных сигналов (ортогональных функций Уолша), которые могут одновременно сосуществовать в используемой для обмена линии связи. Наиболее близким техническим решением к изобретению является вычислительная система, содержащая N процессоров, настроечное устройство, N перестраиваемых приемников и передатчиков, причем настроечное устройство подсоединено к первым входам передатчиков, группа выходов процессора связана с группой входов передатчика, а группа выходов приемников подсоединена к группе входов процессора. Выход настраиваемых передатчиков и приемников подсоединены к линии связи. В известной системе осуществляются преобразование видеоимпульсной информации в многочастотный радиоимпульс и замена на основе этого преобразования видеоимпульсного устройства сопряжения вычислительной машины на радиоимпульсное. Выбором несущих частот, которые могут одновременно передаваться по используемой линии передачи, различных для различных пар сопрягаемых процессоров системы, обеспечивается одновременный обмен информацией между всеми парами сопряженных процессоров. Для увеличения числа обменивающихся процессоров при фиксировании используемой полосы частот или для сокращения этой полосы применяются несколько линий связи. Вычислительная система прототип работает следующим образом. Перед началом работы осуществляется общая настройка системы, обеспечивающая установку требуемых связей между ее процессорами. Такая настройка выполняется в резульате настройки передатчика каждого из передающих процессоров на частоту приемника соответствующего сопрягаемого процессора. Для этого от настроечного устройства по управляющему каналу подается несущая радиочастота, на которую настроен приемник сопрягаемого процессора с одновременным подключением посредством этого же канала каждого из передатчиков к той линии передачи, с которой связан сопрягаемый приемник. После настройки вычислительной системы в целом начинается обмен между ее процессорами: поданная на передатчик данного процессора несущая частота модулируется видеоимпульсными сигналами с выходного канала передающего процессора и поступает в линию передачи. Настроенный на эту несущую частоту приемник сопрягаемого процессора выделяет предназначенный ему радиоимпульс, детектирует его и подает на вход сопрягаемого процессоpа. Вычислительной системе-прототипу присущи следующие недостатки. У нее низкая надежность вычислений. Снижение надежности обусловлено тем, что работа всех процессоров системы зависит от работы настроечного устройства, обеспечивающего функционирование системы в целом. В результате при выходе из строя этого устройства вся система оказывается неработоспособной. Кроме того, недостатком этой системы является низкая производительность, вызываемая возникновением очередной из конфликтных ситуаций при организации взаимодействия процессоров или при поиске требуемого ресурса через настроечное устройство. Следует отметить также, что в данной вычислительной системе отсутствует возможность одновременной передачи данных от одного процессора сразу нескольким или всем процессорам, что весьма затрудняет адаптацию системы к изменяющемуся потоку задач, а также приводит к существенному уменьшению производительности системы. К недостаткам системы относится и техническая сложность наращивания вычислительной мощности системы из-за использования дополнительных вычислительных средств. Такое усложнение связано с тем, что при дополнении новых процессоров каждый раз приходится реализовать и дополнительные управляющие каналы с соответствующим усложнением структуры настроечного устройства. Цель изобретения повышение производительности, надежности и облегчение наращиваемости вычислительной мощности мультипроцессорных систем. Эта цель достигается тем, что мультипроцессорная вычислительная система содержит N процессоров, N перестраиваемых передатчиков и линию связи, причем i-й перестраиваемый передатчик (i 1,N) подсоединен к линии связи, N блоков управления передатчиками, N блоков управления приемниками и N перестраиваемых приемников. При этом первая группа выходов i-го процессора связана с первой группой входов i-го перестраиваемого передатчика, группа выходов которого соединена с группой входов i-го блока управления передатчиком, третья группа выходов процессора подключена к группе входов i-го блока управления приемниками. Группа выходов i-го блока управления передатчиком связана с группой входов i-го перестраиваемого передатчика, группа выходов i-го блока управления приемниками с первой группой входов i-гo перестраиваемого приемника, а четвертая группа выходов i-го процессора подключена к группе выходов i-го перестраиваемого приемника, а выходы i-го перестраиваемого передатчика связаны с линией связи. Кроме того, перестраиваемый передатчик процессора содержит дешифратор на М каналов, М элементов НЕ, двухвходовой элемент И, группу из трех элементов И, шестнадцать групп из двухвходовых элементов ИЛИ, двухвходовой элемент ИЛИ, частотный импульсный модулятор, элемент НЕ. При этом каждый выход дешифратора на шестнадцать элементов подсоединен к входу элемента НЕ, выход которого связан с первыми входами первого и второго элементов И группы из трех элементов И, второй вход первого элемента И группы из трех двухвходовых элементов И и первый вход третьего элемента И группы из трех элементов И подключены к первой линии шины управления от передатчика. Третий вход первого элемента И, второй вход второго элемента И и второй вход третьего элемента И связаны с первой, второй и третьей шинами настройки передатчика, выходы первого и второго элементов И группы из трех элементов И подключены к первому и второму входам первого элемента ИЛИ и группы из двух двухвходовых элементов ИЛИ, а выходы третьего элемента И группы из трех элементов И к первому входу второго элемента И группы из двух двухвходовых элементов ИЛИ, выходы которых связаны с входами двухвходового элемента ИЛИ. Выходы двухвходового элемента И соединены с входом соответствующего частотного импульсного модулятора, а второй вход второго двухвходового элемента ИЛИ группы из двух двухвходовых элементов ИЛИ подключены к четвертой шине настройки передатчика. Третья и четвертая шины настройки передатчика связаны соответственно с первым и вторым входами двухвходового элемента И, подключенного к дополнительному входу дешифратора на шестнадцать каналов. Кроме того, блок управления передатчиком содержит дешифратор на шестнадцать каналов и усилитель инвертора, причем шина управления передатчиком процессора подсоединена к входам дешифратора, первый, второй, третий и четвертый выходы которого через усилители инвертора подключены к линиям шины управления перестраиваемым передатчиком процессора. Перестраиваемый приемник содержит селектор-мультиплексор, шифратор, блок приоритета, группу двухвходовых элементов и группу селекторов-мультиплексоров, группу частотных импульсных демодуляторов и элемент НЕ. При этом шина кода абонента процессора подключена к первой группе входов селектора-мультиплексора, управляющий вход которого связан с первой шиной управления настройкой приемника. Шестнадцать входов селектора-мультиплексора связаны с соответствующими входами шифратора и выходом селекторов-мультиплексоров группы селекторов-мультиплексоров, первые входы которых подсоединены к выходам элементов перестраиваемых приемников, а вторые входы подключены к второй шине управления настройкой приемника. Третья шина управления настройкой приемников подключена к первым входам группы двухвходовых элементов И, вторые входы которых связаны с выходами блока приоритета, а их выходы подсоединены к шине выдачи кода абонента первого из запрашиваемых процессоров. Шестнадцать выходов шифратора подключены к соответствующим входам блока приоритета, а выход селектора-мультиплексора к входу инвертора, выход которого связан с шиной выдачи кода абонента. Блок управления приемником содержит дешифратор, первый и второй элементы НЕ, усилитель-инвертор. При этом линии шины управления приемником процессора подключены к входам дешифратора, первый вход дешифратора подсоединен к входу первого инвертора, вход которого подключен к входу усилителя-инвертора, выход которого является первой линией шины управления перестраиваемым приемником процессора. Второй выход дешифратора подсоединен непосредственно ко второй линии шины управления перестраиваемых приемников процессора, а третий выход дешифратора связан с входом второго инвертора, выход которого является третьей линией шины управления перестраиваемых приемников процессора. Селекторная схема предлагаемой мультипроцессорной вычислительной системы приведена на фиг. 1; на фиг.2 и 3 представлены функциональные схемы блока управления передатчиком и перестраиваемый передатчик; на фиг.4 и 5 функциональные схемы блока управления приемником и перестраиваемый передатчик. Система содержит (фиг.1) процессоры 1₁-1_м может быть с оперативной памятью), программно или схемно реализованный блок 1а управления обменом процессора, блоки 2₁-2_м управления передатчиком процессора; блоки 3₁-3_муправления приемником процессора, перестраиваемые передатчики 4₁-4_мпроцессора, перестраиваемые приемники 5₁-5_м процессора, линию 6 связи, используемую для обмена информацией между процессорами системы, информационные выходные шины 7₁-7_м процессора, соединяющие процессор перестраиваемым передатчиком, шины 8₁-8_м управления передатчиком процессора, соединяющие процессор с блоком управления передатчика, шины 9₁-9_м управления приемником процессора, соединяющую процессор с блоком управления приемником процессора, двусторонние шины 10₁-10_м, соединяющие между собой процессор и перестраиваемый приемник процессора, шины 11₁-11_м управления перестраиваемым передатчиком процессора, соединяющие процессор и перестраиваемый передатчик, шины 12₁-12_м управления перестраиваемым приемником процессора, соединяющие процессор и перестраиваемый приемник. Схемы на фиг.2 и 3 содержат дешифратор 13 на 16 каналов (типа 133ИД3), усилитель-инвертор 14 (типа 133ЛН1), двухвходовой элемент ИЛИ 15, трехвходовой элемент И 16, однотипные двухвходовые элементы И 17, элемент НЕ 18, частотный импульсный модулятор 19 перестраиваемый по частоте, дешифратор 20 на шестнадцать каналов (типа 133ИД3), шины 21-24 управления частотным импульсным модулятором. Схемы на фиг.4 и 5 содержат дешифратор 25 (типа 133ИД3), элемент НЕ 26, усилитель-инвертор 27 (типа 133ЛН1), частотный импульсный демодулятор 28, перестраиваемый по частоте, шифратор 29, блок 30 приоритета, селектор-мультиплексор 31 (типа 133КП1), двухвходовой элемент И 32, элемент НЕ 33, шины 34, 35, 36 управления перестраиваемым приемником. Элемент предлагаемой системы, состоящий из одного процессора с блоком управления и блоков перестраиваемого передатчика перестраиваемого приемника, управления передатчиком и управления приемником на фиг.1 для удобства представления и описания работы системы выделен пунктиром. Пунктиром на фиг.1 выделен также элемент системы, являющийся линией связи. Каждый процессор системы выполняет имеющиеся в его оперативной памяти рабочие программы и с помощью блока управления обменом управляет обменом информацией с другими процессорами путем соответствующей настройки соединенных с ним передатчика и приемника. Процессор имеет возможности установить связь с любым другим процессором вычислительной системы и передать ему необходимую информацию, установить связь одновременно со всеми или несколькими процессорами системы и передать им одновременно одну и ту же информацию, принять запрос от любого другого процессора и получить от него требуемую информацию. Блок управления передатчиком 2 дешифрирует поступающий от процессора код операции передачи и преобразует этот код в сигналы настройки передатчика. Используются следующие операции передачи: а) послать запрос по коду адресата; б) передать информацию по коду адресата; в) послать запрос всем процессорам; г) передать информацию всем процессорам. Код адресата из процессора поступает по шине 7 непосредственно на перестраиваемый передатчик 4. Коду адресата поставлена в соответствие несущая частота, передача которой может осуществляться одновременно с передачей всех других используемых в системе несущих частот. За каждой парой процессоров системы закреплены два различных кода, отличные от всех остальных используемых в системе кодов адресатов: один для обращения первого из них к второму (во втором процессоре он называется кодом абонента), второй для обращения второго к первому (он называется кодом абонента в первом процессоре). Настраиваемый передатчик под действием управляющих сигналах, поступающих из блока 2 управления передатчиком, при выполнении операции передачи а) обеспечивает преобразование кода адресата в несущую требуемой частоты, подаваемую в канал связи, к которому подключен сопрягаемый процессор; при выполнении операции б) модуляцию соответствующей несущей видеоимпульсной информацией, поступающей по шине 7 от процессора; при выполнении операцией передачи в) и г) запрос или передача осуществляется одновременно ко всем процессорам. Блок управления приемником дешифрирует поступающий от процессора по шине 9 код операции приема. Используются следующие операции приема: а) отключить приемник; б) принять информацию по установленному процессором коду абонента; в) принять запрос от абонента. Код абонента поступает по шине 10 от процессора непосредственно на настраиваемый приемник. Смысл операций (а) и (б) очевиден. Выполнение операции приема (в) заключается в преобразовании несущей частоты первого встреченного запроса при упорядоченном выявлении сигналов запроса, существующих в канале связи, в код абонента, поступающий в процессор по шине 10. Эта операция может использоваться, например, для выявления ресурсов в вычислительной системе. Настраиваемый приемник под действием управляющих сигналов, поступающих из блока управления приемником по шине 12, настраивается на несущую частоту требуемого абонента и осуществляет выдачу продетектированного сигнала на вход процессора либо обеспечивает поочередную связь процессора со всеми запрашивающими процессорами. Вычислительнная система, работает следующим образом. Функционирование вычислительной системы начинается с ее настройки, которая на первом этапе состоит в загрузке программ и данных в процессоры с внешних устройств (ВУ) как через линию связи, так и через процессоры. Загрузка осуществляется через внешние устройства или процессоры вычислительной системы (или через все). Второй этап настройки состоит в организации требуемой конфигурации вычислений путем соответствующего размещения введенных программ и данных, а также другой необходимой информации по процессорам с указанием места каждого из них в выбранной конфигурации. Связи между процессорами системы могут под управлением операционной системы динамически перестраиваться в процессе вычислений, в случае необходимости информация может быть передана от произвольного процессора к любому другому процессору. Пусть, например, это будут процессоры 1₁ и 1_м. Для выполнения подобной передачи через блок 1а управления обменом на блок управления передатчиком процессора подается команда передачи а, а на перестраиваемый передатчик код адресата 1_м; одновременно на вход управления приемником подается команда б, а код абонента 1_м поступает на перестраиваемый приемник, что приводит к появлению несущей для передачи информации от 1₁ к 1_м в линии связи между процессорами и к настройке приемника на частоту передачи от 1_м к 1₁. Приемник процессора 1_м, который точно также, как и приемники всех остальных процессоров, всегда выполняет операцию в, если процессор 1_м не осуществляет приема информации, преобразует несущую от процессора 1₁ в код абонента этого процессора и подает продетектированный сигнал по шине 10 в процессор 1_м, где этот код абонента запоминается. Процессор 1_м подает на вход управления своим передатчиком операцию передачи б, а на передатчик код адресата 1₁, и по шине 7 модулирует несущую для процессора 1₁видеоимпульсом подтверждения приема. Эта несущая воспринимается ранее настроенным на нее приемником процессора 1₁ и продетектированный этим приемником сигнал подтверждения приема от процессора 1_м поступает на вход процессора 1₁ и является одновременно сигналом начала передачи информации от 1₁ и 1_м. Передача осуществляется с одной и той же фиксированной для всех процессоров частотой обмена видеоинформацией и для надежности синхронизируется в процессоре 1₁ импульсами начала-конца слова стандартной длины, а также подтверждающими импульсами от процессора 1_м. В процессе вычислений обмен информацией может осуществляться на приоритетной основе в режиме прерывания обработки. В качестве процессора в предлагаемой вычислительной системе может быть использован любой универсальный, перестраиваемый или функционально ориентированный процессор, например, серийно выпускаемый отечественной промышленностью ЭВМ МИР-3. Реализация блока 2 управления передатчиком, блока 3 управления приемником и схем настройки передатчика и приемника 5 может быть выполнена в любой базисной системе элементов, например в системе серийно выпускаемых отечественной промышленностью элементов серии 133. При использовании элементов серии 133 блок управления передатчиком и перестраиваемый передатчик могут, например, быть реализованы на основе функциональных схем, показанных на фиг.2 и 3. Работа блока 2 управления передатчиком сводится к преобразованию дешифратором 13 с использованием усилителей-инверторов 14, поступающих от процессора по каналу шире 8 кодов операций передачи: (a), (00), (б), (01), (в), (10) и (г) (11) в единичные сигналы, выдаваемые на шины 21, 22, 23 и 24 соответственно. Перестраиваемый передатчик работает так. Дешифратор 20 вместе с элементами НЕ 18 преобразует код адресата, поступающий от процессора по шине 7, в единичный сигнал, поступающий по соответствующей шине на элементы И 16, 17, управляемые сигналами, поступающими по шинам 21, 22 от блока управления передатчиком. Если единичный сигнал от блока управления поступает по шине 21, то сигнал запроса поступает через элемент И 17 на вход только от одного указанного процессором частотного импульсного модулятора 19. Если сигнал от блока управления поступает на шину 22, то видеосигнал от процессора по шине 7 поступает только на один частотный импульсный модулятор, выделенный соответствующим элементом И 16. Если же единичный сигнал поступает по шине 23, то видеоинформация от процессора через элементы 17а поступает на все частотные импульсные модуляторы. Наконец, если единичный сигнал подается по шине 24, то он поступает непосредственно через элементы ИЛИ 15 на все частотные импульсные модуляторы 19. В результате обеспечивается одновременный запрос всех процессоров системы. Блок управления приемником и перестраиваемый приемник могут быть реализованы при использовании элементов серии 133 на основе функциональных схем, приведенных на фиг.4 и 5. Работа блока управления приемником сводится к преобразованию дешифратором 25 с использованием элементов НЕ 26 и 27 кодов операций приема (а) (00), (б) (01) и (в) (10) в сигналы, выдаваемые на шины 34, 35 и 36 соответственно. Настраиваемый приемник работает следующим образом. Если единичный сигнал от блока настройки приемника поступает по шине 34, то все частотные импульсные демодуляторы 28 отключаются. Если нулевой сигнал поступает по шине 35, то селектор-мультиплексор 31 обеспечивает поступление на шину 10 в (в процессор) сигнала от того процессора, код абонента которого подается из процессора по шине 10 б. Если единичный сигнал поступает по шине 36, то по шине 10а выдается код абонента первого из запрашивающих процессоров, формируемый шифратором 29 и блоком 30 приоритета. Заметим, что на фиг. 4 и 5 частотные импульсные демодуляторы 28 перенумерованы слева направо в соответствии с кодами абонентов, от которых они воспринимают сигналы. Блок 30 приоритета реализует функцию:
y₁ x₁,
y₂= x₂∧x₁
y₁₆= x₁₆∧x₁∧x₂∧ ∧x₁₅ где х_i значение i-го разряда на входе схемы;
у_i значение i-го разряда на выходе схемы. Шифратор 29 реализует функцию. y₁= x₁∨x₂∨x₄∨x₆∨x₈∨x₁₀∨x₁₂∨x₁₄∨x₁₆
y₂= x₃∨x₄∨x₇∨x₈∨x₁₁∨x₁₂∨x₁₅∨x₁₆
y₃= x₆∨x₇∨x₈∨x₁₃∨x₁₄∨x₁₅∨x₁₆
y₄= x₉∨x₁₀∨x₁₁∨x₁₂∨x₁₃∨x₁₄∨x₁₅∨x₁₆
Передатчики и приемники в мультипроцессорной вычислительной системе могут быть реализованы на основе минитронов (миниатюрных вакуумных приборов СВЧ типа отражательного клистрона), выпускаемых отечественной промышленностью. По своим параметрам минитроны хорошо согласуются с выпускаемыми промышленностью интегральными микросхемами. Кроме того, они обладают свойством электронной перестройки частоты в достаточно широких пределах, что позволяет достаточно просто организовать цифровое управление переключением передатчиков на различные частотные каналы обмена между процессорами. Приемники на основе минитронов, используемых в качестве СВЧ-детекторов, могут обеспечить надежный обмен с использованием узкополосного частотного разделения каналов, позволяющего организовать большое количество связи в достаточно узкой полосе частот. Применение приборов СВЧ дает возможность значительно увеличить быстродействие и надежность каналов обмена информацией. Так, применение современных минитронов с частотой генерации 5, ГГц (что далеко не является их частотным пределом) позволит осуществить обмен с частотами до 2 ГГц (уменьшение частоты обмена по сравнению с частотой собственных колебаний связано с резонансными характеристиками резонаторов минитронов). Кроме того, применение в качестве линий связи волноводов позволит, кроме увеличения помехоустойчивости, значительно повысить скорость прохождения сигналов между процессорами. Это особенно существенно, если учесть, что в вычислительных системах на современной элементной базе со временем срабатывания элементов порядка единиц наносекунд время прохождения сигналов по линиям передачи во многих случаях может превышать время их логической обработки. Передача же сигналов с помощью СВЧ по волноводам позволяет повысить скорость прохождения их, так как скорость электромагнитной волны в волноводе больше скорости ее в проводнике и растет с ростом частоты
v где v скорость распространения волн в волноводе;
С скорость распространения волн в свободном пространстве;
ω_к граничная частота волновода;
ω- частота распространяющегося сигнала. При использовании минитронов в качестве элементов перестраиваемых передатчиков и приемников увеличивается также и надежность системы, так как минитроны отличаются высокой надежностью работы при высоких уровнях ионизирующих излучений, больших перепадах температур и других экстремальных воздействиях окружающей среды. Использование предлагаемой вычислительной мультипроцессорной структуры обеспечивает повышение производительности и надежности синхронных централизованных и распределенных вычислений за счет обеспечения возможности организации быстрого прямого обмена информацией процессорами вычислительной системы и образования различных вычислительных конфигураций при легкости наращивания числа процессоров, благодаря унификации выходной части блока управления сопряжением. При этом одновременно уменьшается оборудование каналов связи и упрощается общая структура средств сопряжения. Применение предложенной вычислительной системы позволяет создавать на ее основе надежные высокопроизводительные мультипроцессорные вычислительные комплексы с адаптируемой структурой, построение которых по другим известным принципам весьма затруднено в силу возникновения ряда известных технологических трудностей при реализации обмена информации между процессорами. Повышение производительности, надежности, обеспечение возможности наращивания структуры, а также ее адаптации к типам решаемых задач обеспечивает получение требуемого положительного эффекта при практическом применении предлагаемой мультипроцессорной вычислительной системы.

Формула изобретения

1. МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая N процессоров, N перестраиваемых передатчиков и линию связи, причем i-й перестраиваемый передатчик (i 1, N) подсоединен к линии связи, отличающаяся тем, что, с целью повышения производительности, она содержит N блоков управления передатчиками, N блоков управления приемниками и N перестраиваемых приемников, причем первая группа выходов i-го процессора связана с первой группой входов i-го перестраиваемого передатчика, группа выходов которого соединена с группой входов i-го блока управления передатчиком, третья группа выходов процессора подсоединена к группе входов i-го блока управления приемниками, группа выходов i-го блока управления передатчиком связана с группой входов i-го перестраиваемого передатчика, группа выходов i-го блока управления приемниками связана с первой группой входов i-го перестраиваемого приемника, а четвертая группа выходов i-го процессора подключена к группе выходов i-го перестраиваемого приемника, а выходы i-го перестраиваемого передатчика связаны с линией связи. 2. Система по п. 1, отличающаяся тем, что перестраиваемый передатчик процессоров содержит дешифратор на М каналов, М элементов НЕ, двухвходовой элемент И, группу из трех элементов И, шестнадцать групп из двухвходовых элементов ИЛИ, двухвходовой элемент ИЛИ, частотный импульсный модулятор, элемент НЕ, причем каждый выход дешифратора на шестнадцать элементов подключен к входу элемента НЕ, выход которого связан с первыми входами первого и второго элементов И группы из трех элементов И, второй вход первого элемента И группы из трех двухвходовых элементов И и первый вход третьего элемента И группы из трех элементов И подключен к первой линии шины управления от передатчика, третий вход первого элемента И, второй вход второго элемента И и второй вход третьего элемента И связаны с первой, второй и третьей шинами настройки передатчика, выходы первого и второго элементов И группы из трех элементов и подключены к первому и второму входам первого элемента ИЛИ и группы из двух двухвходовых элементов ИЛИ, а выходы третьего элемента И группы из трех элементов И к первому входу второго элемента И группы из двух двухвходовых элементов ИЛИ, выходы которых связаны с входами двухвходового элемента ИЛИ, выходы двухвходового элемента И соединены с входом соответствующего частотного импульсного модулятора, а второй вход второго двухвходового элемента ИЛИ группы из двух двухвходовых элементов ИЛИ подключен к четвертой шине настройки передатчика; третья и четвертая шины настройки передатчика связаны соответственно с первым и вторым входами двухвходового элемента И, подключенного к дополнительному входу дешифратора на шестнадцать каналов. 3. Система по п.1, отличающаяся тем, что в ней блок управления передатчиком содержит дешифратор на шестнадцать каналов и усилитель инвертора, причем шина управления передатчиком процессора подсоединена к входам дешифратора, первый, второй, третий и четвертый выходы которого через усилители инвертора подключены к линиям шины управления перестраиваемым передатчиком процессора. 4. Система по п.1, отличающаяся тем, что в ней перестраиваемый приемник содержит селектор-мультиплексор, шифратор, блок приоритета, группу двухвходовых элементов И, группу селекторов-мультиплексоров, группу частотных импульсных демодуляторов и элемент НЕ, причем шина кода абонента процессоров подключена к первой группе входов селектора-мультиплексора, управляющий вход которого связан с первой шиной управления настройкой, приемника, шестнадцать входов селектора-мультиплексора связаны с соответствующими входами шифратора и выходом селектора-мультиплексоров группы селекторов-мультиплексоров, первые входы которых подсоединены к выходам элементов перестраиваемых приемников группы, а вторые входы подключены к второй шине управления настройкой приемника, третья шина управления настройкой приемников подключена к первым входам группы двухвходовых элементов И, вторые входы которых связаны с выходами блока приоритета, а их выходы подсоединены к шине выдачи кода абонента первого из запрашиваемых процессоров, шестнадцать выходов шифратора подключены к соответствующим входам блока приоритета, а выход селектора-мультиплексора подключен к входу инвертора, выход которого связан с шиной выдачи кода абонента. 5. Система по п.1, отличающаяся тем, что в ней блок управления приемником содержит дешифратор, первый и второй элементы НЕ, усилитель-инвертор, причем линии шины управления приемником процессора подключены к входам дешифратора, первый вход дешифратора подсоединен к входу первого инвертора, вход которого подключен к входу усилителя-инвертора, выход которого является первой линией шины управления перестраиваемым приемником процессора, второй выход дешифратора подсоединен непосредственно к второй линии шины управления перестраиваемых приемников процессора, а третий выход дешифратора связан с входом второго инвертора, выход которого является третьей линией шины управления перестраиваемых приемников процессора.