Полупроводниковое запоминающее устройство

 

Союз Советских

Соцналнстнческнх

Рвслублнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (ii>788176

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 24. 01. 79(21) 2717594/18-24 (51)M. с присоединением заявки ¹ (23) Приоритет

G 11 С 11/40

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 151? BQ, Бюллетень ¹ 46

Дата опубликования описания 1712,80 (53) УДК681. 327. .66(088.8) (72) Авторы изобретения

О. С. Вартанов, P. A., Лашевский и E. В. Нусинов (71) Заявитель (54 ) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНИОЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности к полу-. проводниковым запоминающим устройствам на основе интегральных схем (ИС).

Основной задачей при разработке

ИС является уменьшение площади кристалла, так как это позволяет увеличить количество ИС на полупроводниковой пластине и, следовательно, выход годных при тех же затратах. (О

С другой стороны, при разработке

ИС полупроводникового запоминающего устройства желательно иметь на кристалле возможно большую информационную емкость при заданных быстродействиях 15 и потребляемой мощности. Таким образом, разрабатывая ИС, решают вопрос об оптимальном соотношЕнии быстродействия., потребляемой мощности и площади кристалла. 20

Известны схемы, содержащие накопитель информации и дешифраторы накопи-- Г1Д.

Однако в известных устройствах.выбор строки накопителя производится . 25 установкой соответствующего кода адреса на входах дешифратора, что приводит к нулевому потенциалу на всех невыбранных строках и высокому потенциалу на выбранной строке. 30

При таком способе выборки время заряда емкости выбранной строки определяется сопротивлением нагрузочного транзистора дешифратора, что ограничивает быстродействие.

Известно устройство, в котором происходит предварительный заряд шины матрицы, а затем по выбранному адресу информация передается на выход для выбранной шины через дешифратор накопителя при выбранной паре шин 2 .

Недостаток этого устройства заключается в том, что при выбранной шине матрицы, к которой не подсоединен транзистор, происходит перераспределение зарядов емкостей шин матрицы и дешифратора, что приводит к уменьшению напряжения логической "1" и, следовательно, ухудшению помехоустойчивости схемы. Увеличение помехоустойчивости требует увеличения площади крнсталла и потребляемой мощности.

Известно также устройство, в которопе происходит предварительный заряд строки через транзистор, управляемый по затвору дешифратором кода адреса 3 .

В этом случае дешифратор может иметь транзисторы минимальных размеров, обеспечивающих его правильную

788176 работу по величине логического нуля и единицы, но предзаряд происходит только тогда, когда устанавливается адрес выбранной строки. При этом теряется быстродействие. При необходимости увеличения быстродействия увеличивается мощность и площадь кристалла.

Цель изобретения — увеличение быстродействия и уменьшение рассеиваемой мощности, 10

Поставленная цель достигается тем, что в полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого подсоединены к истокам транзисторон пред- 5 варительного заряда, стоки которых

15 подключены к шине питания, матричный дешифратор строк накопителя и шины импульсного питания, введен блок проходных транзисторов, стоки которых соединены с числовыми шинами матричного накопителя, истоки проходных транзисторов подключены к входам матричного дешифратора строк йакопителя, затворы проходных транзисторов и транзисторов блока предварительно- 25 .ro заряда соединены соответственно с шинами импульсного питания.

На чертеже изображена электричес.кая схема предложенного устройства.

Устройство содержит матричный де- (» шифратор 1 строк накопителя, ключевые транзисторы 2 дешифратора 1, нагруэочные транзисторы 3 дешифратора 1, блок 4 проходных транзисторов, матричный накопитель 5, блок б предвари- З5 тельного заряда, числовые шины 7, шины 8 и 9 импульсного питания, шины 10 питания. К числовым шинам 7 накопителя 5 подсоединяются с одной стороны истоки транзисторов блока 6 предзаряда, управляемых по затвору им- @» пульсом, подаваемым по шине 8 импульсного питания, с другой стороны, числовые шины 7 подсоединяются к выходам дешифратора 1 строк накопителя через блок 4 проходных транзисторов строк, 45 управляемые по затвору импульсом, подаваемым по шине 9 импульсного питания.

Работа устройства осуществляется следующим образом. 50

Адрес на дешифраторе 1, т.е. напря>кение на затворах ключевых транзисгоров 2 устанавливается в момент, соответствующий импульсу, подаваемому по шине 8. Импульс (шина 9) следует .эа импульсом (шина 8). При действии импульса (шина 8) происходит открывание транзисторов блока и заряд емкостей всех числовых шин 7 накопителя 5 от источника питания, подключенного к стокам транзисторов блока 6, d0 через шину 10 питания. Заряжаются емкости всех числовых шин 7 накопителя 5, так как проходные транзисторы блока 4 но время импульса (шина 8) закрыты и отключают числовые шины 7 65 от дешифратора 1. В зто же время устанавливается адрес на ключевых транзисторах 2 дешифратора 1, т.е. во всех строках дешифратора 1, кроме одной, открыты один или более ключевых транзисторов 2. Во время импу>ьса (шина 9) проходные транзисторы блока

4 открываются, и происходит разряд числовых шин 7 накопителя 5 через открытые ключевые транзисторы 2. В выбранной числовой шине 7 нсе ключевые транзисторы закрыты, и разряда не происходит. Для того, чтобы напряжение предварительного заряда на выбранной числовой шине 7 изменилось из-за перераспределения напряжения между емкостью числовой шины 7 накопителя 5 и строкой дешифратора 1 и уменьшения влияния импульсных помех на выбранную числовую шину 7, на время подключения числовых шин 7 накопителя к выходам дешифратора, через проходные транзисторы 4 происходит открывание нагрузочных транзисторов 3. Транзисторы блока б выполняются достаточных раз мерон для того, чтобы обеспечить нужное время заряда емкостей числовых шин 7. Если заряд числовых шин 7 проходит только через нагрузочные транзисторы 3 дешифратора 1, то это время во столько раз больше, но сколько раэ ток через транзистор 3 меньше, чем через транзистор блока б. Если же нагруэочный транзистор 3 сделать таких же размеров как и транзистор блока б, чтобы обеспечить такой же ток, то и транзисторы 2 должны быть сделаны больших размеров, чтобы обеспечить соотношение логического нуля и единицы на выходе д шифратора 1.

Вследствие этого увеличивается шаг числоных шин 7 в накопителе, т.е. увеличится площадь кристалла.

Кроме того, заряд числовых шин 7 накопителя 5 начинается еще в момент установки адреса на ключевых транзисторах 2 дешифратора 1, т.е. н предложенном устройстве развязаны моменты преднарительного заряда строк и установки адреса на, ключевых транзисторах 2, что уменьшает время выборки информации и, следонательно, увеличивает быстродействие устройства.

Использование пр:..дложенного устройства позволяет увеличить плотность информации до 650 бит/мм, получить время считывания до 600 нс, снизить потребляемую мощность до

250 мВт.

Экономический эффект связан с уменьшением площади полупроводникового кристалла, что увеличивает количество микросхем на полупроводниковой пластине и снижает стоимость микросхемы.

Кроме того, увеличение быстродействия и уменьшение потребляемой мощности запоминающего устройства при788176

Формула изобретения

Составитель А. Воронин редактор А. долииич Текред Е.гаарилекко Корректор М. Вигула

Заказ 8361/60 Тираж 662 Подпйсное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 водит.к увеличению эффективности использования цифровой вычислительной машины.

Полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого подсоединены к истокам транзисторов блока предварительного заряда, стоки которых подключены к шине питания, матричный дешифратор строк накопителя и шины импульсного питания, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства и уменьшения потребляемой им мощности, в него введены блок проходных транзисторов, стоки которых соединены с числовыми шинами матричного накопителя, истоки проходных транзисторов подключены к вхоДам матричного дешифратора строк накопителя, затворы проходных транзисторов и транзисторов блока предварительного заряда соединены соответственно с шинами импульсного питания.

Источники информации принятые во внимание при .экспертизе

1. Кроуфорд. Схемные применения

МОП-транзисторов. "Мир", 1970, с. 73.

2. Патент Великобритании

Р 1374881, кл. G 11 С 11/40, 1974.

3. !ЕЕЕ " lournal of Solid-State Circuits", October, 1973, SC-8, 4 5, р. 301 (прототип).