Устройство сжатия полосы частот видеосигнала

 

O Il И С А Н И Е ()7926О9

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнк

Соцналистическик

Реслублик

* у (61) Дополнительное к авт. свид-ву (22) Заявлено 21.03.79 (21) 2739554/18-09 с присоединением заявки РЙ (23) Приоритет (5I)M. Кд.

Н 04 N 7/12

Гюсударствеииый комитет

СССР ио делам изобретений и открытий

Опубликовано 30.12.80. Бюллетень № 48

Дата опубликования описания 31.12.80 (53) УДК

621.397 (088.8) В. И. Друшляков, В. В. Крохин и В, А. Максименко (72) Авторы изобретения (7l) Заявитель (54) УСТРОЙСТВО СЖАТИЯ ПОЛОСЫ ЧАСТОТ ВИДЕОСИГНАЛА

Изобретение относится к области радиотех- ники и может быть использовано при построении систем передачи изображений со сжатием" данных.

Известно устройство, предназначенное для сжатия полосы частот видеосигнала, содержа5 щее блок временных задержек, преобразователь по Адмару, блок кодирования элементов трансформанты, блок кодирования выходного стпнала (1).

Однако известное устройство не обладает высокой точностью преобразования сигнала, т.е. в результате сжатия полосы частот видеосигнала получается неодинаковое качество переданных участков изображений, содержащих слабоконтрастные детали, и участков изображения, содержащих сильноконтрастные детали.

Цель изобретения — увеличение точности преобразования видеосигнала, в результате чего повышается качество переданного изображения.

fins этого в устройство сжатия полосы частот видеосигнала, содержащее блок временных задержек и блок кодирования элементов трансформанты, первый, второй,третий и четвертый выходы которого соединены с первым, вторым, третьим и четвертым входами блока кодирования выходного сигнала соответственно, введены четыре сумматора, пять блоков вычитания, три блока вычисления абсолютных значений сигнала, три пороговых блока и элемент ИЛИ. При этом первый выход блока временных задержек соединен с первым входом первого сумматора и первым входом первого блока вычитания, второй выход блока временных задержек соединен с вторым входом первого сумматора, с вторым входом первого блока вычитания и с первым входом третьего блока вьтчитания, третий выход блока временных задержек соединен с первыми входами второго сумматора и второго блока вычитания, вторым входом третьего блока вычитания, четвертый выход блока временных задержек соединен с вторым входом второго сумматора и вторым входом второго блока вычитания. Причем выходы первого, второго и третьего блоров !О 11 и выходах блоков 12, 13 вычитания образуются при этом значения, так называемых, элементов трансформанты.

Так, если обозначить значения сигналов на выходах блока 1 временных задержек через ао, а1, а„аз, на выходах сумматоров 10 и 11 — через Ьо, Ь1, на выходах блоков 12, 13 вычитания — через Ь2, Ьз, то а; и b; (i = 0,1,2,3) будут связаны следующими соотношениями:

Ьо = ао + a + аз + аз

Ь, = ао - a> + a> - аз, Ьз ао + a аз аз

Ьз = ао - ai аг + аз

Кроме того, сигналы с выходов блоков

4 и 5 вычитания, участвующих в преобразовании, а также с выхода блока 6 подаются на входы блоков 7 — 9 вычисления абсолютных значений сигнала, в каждом из которыХ осуществляется определение абсолютного знвчФния величины числа, поступающего на вход.

С выходов блоков 7 — 9 вычисления абсолютных значений сигнала величины (ао-а ), (а2-аз), (а,-а,) поступают на входы пороговых блоков 14 — 16. В каждом из блоков

14 — 16 осуществляется сравнение величины поступившего числа (модуля разности) с величиной "порога" (несколько градаций) и в случае превышения числом "порога" на выходе формируется сигнал "0". В случае непревышения числом "порога" на выходе формируется сигнал "1". На выходе логического элемента ИЛИ 17 формируется сигнал "1", если хотя бы на один из его трех входов поступает сигнал "1". В соответствии со значением сигнала на выходе логического элемента ИЛИ 17 в блоке 18 кодирования элементов трансформанты осуществляется кодирование элементов трансформанты одним из двух возможных способов, но с использованием в каждом случае одного и того же числа двоичных единиц.

Первый вариант кодирования обеспечивает минимизацию искажений, являющихся результатом кодирования при больших отличиях в значениях отсчетов в пределах четырех отсчетов за счет повышенной точности передачи старших разрядов элементов трансформанты.

Второй вариант кодирования обеспечивает минимизацию искажений при небольших отличиях в значениях отсчетов в пределах четырех отсчетов за счет повышенной точности передачи младших разрядов элементов трансформанты.

Таким образом, введение в устройство сжатия полосы частот видеосигнала ряда блоков. совместно обеспечивающих одновременное .преобразование по Адамару и формирование сигнала, управляющего параметрами блока кодиро15

3 792609 4 ков вычитания через соответствующие блоки вычисления абсолютных значений сигнала соединены с входами первого, второго и третьего пороговых блоков соответственно, а выходы пороговых блоков соединены с пср5 вым, вторым и третьим входом элемента

ИЛИ. Выход первого сумматора соединен с первым входом третьего сумматора и первым входом четвертого блока вычитания, а выход второго сумматора соединен с вторым входом третьего сумматора и вторым входом четвертого блока вычитания. Выход первого блока вычитания соединен с первым входом четвертого сумматора и первым входом пятого блока вычитания. Выход второго блока вычитания соединен с вторым входом четвертого сумматора и вторым входом пятого блока вычитания, причем выход третьего сумматора соединен с первым входом блока кодирования элементов трансформан- з0 ты, к второму входу которого подключен выход четвертого сумматора. Выходы четвертого и пятого блоков вычитания подключены к третьему и четвертому входам блока кодирования элементов трансформанты соответственно, а выход элемента ИЛИ соединен с пятым входом блока кодирования элементов трансформанты и пятым входом блока кодирования выходного сигнала.

На чертеже изображена структурная электрическая схема устройства сжатия полосы частот .видеосигнала.

Устройство содержит блок 1 временных задержек, первый сумматор 2, второй сумматор 3, первый блок 4 вычитания, второй блок 5 вычитания, третий блок 6 вычитания, 35 три блока 7 — 9 вычисления абсолютных значений сигнала, третий сумматор 10, четвертый сумматор 11, четвертый блок 12 вычитания, пятый блок 13 вычитания, три порого40 вых блока 14 — 16, элемент ИЛИ 17, блок 18 кодирования элементов трансформанты и блок 19 кодирования выходного сигнала.

Принцип работы устройства заключается в следующем, 45

На вход блока 1 временных задержек поступает видеосигнал в цифровом виде (дискретизированный и квантованный). В блоке

1 временных задержек осуществляется преобразование четырех последовательно поступающих на вход отсчетов видеосигнала в параллельный четырехточечный сигнал, поступающий на входы сумматоров 2 и 3 и входы блоков 4 — 6 вычитания. Сумматоры 2, 3, 10, ll и блоки4, э, 12 и 13 вьгчитания осуществляют преобразование четырех отсчетов сигнала, поступающего с выходов блока

1 временных задержек, в соответствии с алгоритмом Адамара На выходах суммато792609

5 вания элементов трансформанты, позволяет увеличить точность преобразования видеосигнала и, тем самым, повысить качество переданного изображения, выражающееся в обеспечении одинакового высокого качества переданных участков изображения, содержащих слабоконтрастные детали, и участков изображения, содержащих сильноконтрастные детали, йри сохранении степени сжатия полосы частот видеосигнала.

Формула изобретения

Устройство сжатия полосы частот видеосиг- 15 нала, содержащее блок временных задержек и блок кодирования элементов трансформанты, первый, второй, третий и четвертый выходы которого соединены с первым, вторым, третьим и четвертым входами блока кодирования вы- щ ходного сигнала соответственно, о т л и ч аю щ е е с я тем, что, с целью увеличения точности преобразования видеосигнала, в него введены четыре сумматора, пять блоков вычитания, три блока вычисления абсолютных значений сигнала, три пороговых блока и элемент ИЛИ, при этом первый выход блока временных задержек соединен с первым sxoдом первого сумматора и первым входом первого блока вычитания, второй выход блока gg временных задержек соединен с вторым входом первого сумматора, с вторым входом первого блока вычитания и с первым входом треЪЮРо блока вычитания, третий выход блока временных задержек соединен с первыми входами второго сумматора и второго блока вычитания, вторым входом третьего блока вычитания, четвертый выход блока временных задержек соединен с вторым входом второго сумматора и вторым входом второго блока вычитания, причем выходы первого, второго и третьего блоков вычитания через соответствующие блоки вычисления абсолютных значений сигнала соединены с входами первого, второго и третьего пороговых блоков соответственно, а выходы пороговых блоков соединены с первым, вторым и третьим входом элемента ИЛИ, выход первого сумматора соединен с первым входом третьего сумматора и первым входом четвертого блока вычитания, выход второго сумматора соединен с вторым входом третьего сумматора и вторым входом четвертого блока вычитания, выход первого блока вычитания соединен с первым входом четвертого сумматора и первым входом пятого блока вычитания, выход второго блока вычитания соединен с вторым входом четвертого сумматора и вторым входом пятого блока вычитания, причем выход третьего сумматора соединен с первым входом блока кодирования элементов трансформанты, к второму входу которого подключен выход четвертого сумматора, выходы четвертого и пятого блоков вычитания подключены к третьему и четвертому входам блока кодирования элементов трансформанты соответственно, а выход элемента ИЛИ соединен с пятым входом блока кодирования элементов трансформанты и пятым входом блока кодирования выходного сигнала.

Источники информации, принятые во внимание при экспертизе

1. Патент США N 3984626, кл. 178-6, олублик. 1975 (прототип).

792609

Составитель А. Панов

Техред С. Мигунова

Корректор М. Коста

Редактор Н. Суханова

Тираж 729 Подписное

ВНИИПИ Государстве пюго комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 9622/66

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4