Аналоговое запоминающее устройство

 

Союз Советскик

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«»841056 (61) Дополнительное к авт. свид-ву— (22) Заявлено 06.09.79 (21) 2814827/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.

G 11 С 27/00

Гееударствеинмй кемитет

СССР

Опубликовано 23.06.81. Бюллетень № 23

Дата опубликования описания 28.06.81 (53) УДК 681.327..66 (088.8) по делам изобретений и еткрмтий (72) Автор изобретения

В. И. Анисимов (71) Заявитель (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть применено а автоматических системах управления движуи ихся объектов, а также может быть использовано для построения электронных устройств различного назначения (усилительных устройств со специальными видами передаточных функций, генераторов, функциональных преобразователей, аналоговых запоминающих устройств, стабилизаторов, различных схем компенсации и др.) . .в частности для построения изодромных устройств 1О с неограниченным временем хранения результата интегрирования, широко применяемых в системах управления движущихся объектов.

Известен большой ряд интегрирующих устройств с ограниченным временем хране- 15 ния результата интегрирования, основным элементом в которых является операционный усилитель с интегрирующим конденсатором в цепи отрицательной обратной связи и коммутирующее устройство, подключаемое своим выходом ко входу интегратора (1) >О

Предельное значение промежутка времени, в течение которого интегратор необратимо теряет иЧходное напряжение результата интегрирования в заданных пределах, определяется величиной дрейфа тока смещения применяемого класса операционного усилителя и значением сопротивления утечки применяемого типа конденсатора.

Это время весьма ограничено и не превышает, в случае применения специальных мер стабилизации, значения 3 — 4, что является недостаточным для решения целого ряда технических задач и приводит к необходимости использования механических устройств больших габаритов, веса и низкой надежности.

Наиболее близким по технической сущности к предлагаемому является аналоговое запоминающее устройство, которое содержит операционный усилитель с интегрирующим конденсатором в цепи отрицательной обратной связи, коммутирующее устройство, выход которого подключен непосредственно ко входу операционного усилителя, на который через один вход коммутирующего устройства и его нормально-замкнутые контакты поступает входной сигнал, выход операционного усилителя соединяется со входом преобразователя напряжения в периодическую знакопеременную функцию, выход

841056 резистор к выходу первого дифференциально. го усилителя, инв ртиру1ощий вход которого соединен с выходом ячейки преобразования и выходом второго дифференциального усилителя,охваченного обратной связью по инвертирующему входу, неинвертирующий вход первого дифференциального усилителя соединен со входом ячейки преобразования и через второй резистор с инвертирующим входом второго дифференциального усилителя, неинвертирующий вход которого подсое1О динен через третий резистор к шине нулевого потенциала, а через четвертый резистор е к катоду первого и аноду второго диодов.

На фиг. 1 изображена функциональная о схема устройства; на фиг. 2 — диаграмма

15 работы ячейки преобразования; на фиг. 3— временная диаграмма работы ключей; на фиг. 4 — временная диаграмма устройства.

Аналоговое запоминаюгцее устройство содержит шину 1 управления режимом памяти, операционный усилитель 2, накопитель20 ный элемент 3 (конденсатор),пассивный элемент 4, коммутатор 5, преобразователь 6 напряжения, состоящий из ячеек преобраи зования 7.1 — 7.п, пороговый элемент 8, триггер 9, ключи !0 и l l,шины 12 и 3 положи25 тельного и отрицательного напряжения управления и шину 14 нулевого потенциала.

Каждая ячейка преобразования, например

7.1, содержит дифференциальные усилители

15 и 16, диоды 17 и 18 и резисторы 19 — 23.

Устройство работает следующим образом. зо Устройство работает в режиме интегрирования и в режиме памяти.

Режим .интегрирования. Входной управляющий сигнал (Ue.) через коммутатор 5 поступает на вход усилителя 2, выходное напряжение которого изменяется в соотЗ5 ветствии с выражением

55 ьх > -н + Y ° которого подключается к другому входу ком мутирующего устройства 12) .

В замкнутый контур интегратора введен преобразователь напряжения в периоди ческую знакопеременную функцию. При этом значение напряжения Ua *, соответствую щее компенсирующему узлу функции

= f (U6„), в устройстве не сохраняется неза висимо от времени, а продолжает изменяться в установившемся направлении благодаря действию в замкнутом контуре цепи задерж ки, являющейся причиной накопления ста тической ошибки рассогласования при этом скорость движения UsÄ. уменьшается, но н равна нулю.

Полная компенсация может быть тольк при наличии формирования устройством в замкнутом контуре интегратора зон «захва та» (гистерезиса) вокруг соответствующих узловых точек с периодическим изменением знака управляющего сигнала.

Рекомендуемое в схеме устройства не посредственное подключение выхода преоб разователя ко входу операционного усили теля создает реальные предпосылки для возникновения генерации в интеграторе потере устойчивости устройства в целом.

Основным недостатком известного уст ройства является ограниченное время хране ния результата интегрирования при сложных технических предпосылках к реализаци преобразователя напряжения в периоди ческую знакопеременную функцию.

Цель изобретения — — увеличение времени хранения устройства.

Поставленная цель достигается тем, что в аналоговое запоминающее устройство, со держащее операционный усилитель, в цепи обратной связи которого включен накопи тельный элемент, преобразователь напряже ния, вход которого соединен с выходом one рационного усилителя и выходом устройства, коммутатор, первый вход которого подключен ко входу устройства, а второй вход соединен с шиной управления режимом памяти, и шину нулевого потенциала, введены пороговыи элемент, трипер, пассивный элемент, два ключа и шины положительного и отрицательного напряжения управления, соединенные соответственно с первыми входами ключей, вторые входы которых подсоединены к выходам триггера, выходы ключей соединены с третьим входом коммутатора, выход соединен через пассивный элемент со входом операционного усилителя, выход преобразователя напряжения подключен ко входу порогового элемента, выход которого соединен со входом триггера.

Кроме того, преобразователь напряжения содержит п последовательно соединенных ячеек преобразования, каждая из которых выполнена на двух диффренциальных усилителях, резисторах и диодах, анод первого и катод второго которых соединены с шиной нулевого потенциала, катод первого и анод второго диодов подключены через первый (.). = - -" — — р в

„С где Ue> — суммарный входной ток;

t — время интегрирования;

С, — .номинал конденсатора 3 в цепи отрицательной обратной связи операционного усилителя 2.

Значение входного тока (9вх ) определяется выражением

= 3 „+(3 1+)ׄj, где Э „— — входной ток усилителя 2, определяемый отношением U®„ Р, R ч — сопротивление резистора .4;

le 1 — ток смещения операционного усилителя 2;

ГЗут1=-ток утечки конденсатора 3.

Для внешнего управления процессом интегрирования должно выполняться неравенство:

Наличие у всех типов операционных усилителей и конденсаторов тока смешения и

841056 сопротивления утечки (1 ) является опреде ляющим факторам ограниченного времени хранения результата интегрирования с заданной точностью.

Количество узловых точек, в которых нап ряжение проходит через нулевое значение определяется количеством элементарных ячеек преобразования напряжения 7.1 — 7.п, которое выбирается исходя из заданного тре бования максимального рабочего уровня выходного напряжения усилителя и точности работы устройства в режиме памяти результата интегрирования.

Требуемое количество элементарных ячеек преобразователя 6 определяется выражением

С о

6ЫФ мирау оо /, — U.,! . r„ ç г f.т

Пупа зо где Г = R .С з — постоянная времени интегрирования усилителя 2..

<оо lо

15 п

У гдеб О/о — заданное значение относительной ошибки памяти результата интегрирования.

Значение максимальной абсолютной 2О ошибки устройства в режиме памяти определяется выражением

Режим памяти. При подаче управляющей команды режима памяти коммутатор 5 замыкает цепь обратной связи, состоящую из преобразователя 6 напряжения, порогового элемента 8, триггера 9 и ключей 10 и 11.

Пороговый элемент 8 реализует передаточную функцию, определяемую выражением

1„1 «0«при — Е < U (Eo

- «1» при — Usa p Еа где 66,„-уровень напряжения на выходе преобразователя 6;

35 о !. - установочный порог элемента 8. нение логических состояний выходов триггера 9 в противоположное исходному.

Ключ 10 размыкается, а ключ 1! замыкается и на вход усилителя 2 начинает поступать напряжение (!1у„р), которое уменьшает выходное напряжение усилителя 2 в сторону увеличения до значения (U 6 < +

-1- С, 6) при котором вновь происходит срабатывание элемента 8, изменение состояний выходов триггера 9 на исходное.

Этот процесс повторяется неограниченно во времени, образуя вокруг узловой точки

О устойчивую зону «захвата» (гистерезис

«захвата») результата интегрирования.

Рассмотрев аналогичный процесс «захвата» потенциала т.В (фиг. 3) можно обнаружить, что зона «захвата» для потенциала т.В формируется вокруг ближайшей к ней узловой точки Оз.

При изменении полярности напряжения

U íà входах ключей 10 и 11 на обратную устойчивыми узловыми точками, вокруг которых устройство формирует зоны «захвата», станут точки выходной характеристики преобразователя 6 — 0, 04 и т.д.

Процесс памяти в ",àìêíóòîì контуре имеет автоколебательный характер (фиг. 4).

Время переключения t> ) определяется выражением

Для исключения «сбоев» в работе устройства при наличии внешних помех импульсного характера необходимо выполнение неравенства

Изменение функции Г(у) представлено графиком 25 на фиг. 3.

В триггере 9 используется счетный вход, а его выходы в логическом «!» состоянии управляют попеременно замыканием ключей (графики 26 и 27 на фиг. 3).

Уровень напряжения (U>+.) выбирается из условия: вх. = — — — — >)Рси. !+ (3$+$

1U óïð,l й»

Рассмотрим временной процесс «захвата» результата интегрирования на примере потенциала т.А (фиг. 4).

Для значения U 6«усилителя 2, равного потенциалу т.А, один выход триггера 9, управляющий ключом 10 (+ U „p) начинает смещать выходное напряжение усилителя

2 в сторону его уменьшения до значения (U>, - ), при котором происходит срабатывание элемента 8 и вызванное этим измеt 0 1пом+ э»

45

Предлагаемое устройство, реализованное способами современной технологии производства БИС, позволяет повысить надежность устройства путем исключения механических устройств аналогичного назначения, уменьшить габариты, вес, стоимость. где t — время переключения;

t„время действия внешней импульсной помехи; — гарантированное максимальное время переключения входящих в замкнутый контур релейных элементов.

При выполнении условия исключения сбоев устройство полностью гарантировано от воздействия внешних импульсных помех, 5О имеющих место в системах управления с большим количеством индукционных коммутаторов.

Формула изобретения

1. Аналоговое запоминающее устройство, содержащее операционный усилитель, в цепи обратной связи которого включен накопительный элемент, преобразователь напряжения, вход которого соединен с выходом операционного усилителя и выходом устройства, коммутатор, первый вход которого поключен ко входу устройства, а второй вход соединен с шиной управления режимом памяти, и шину нулевого потенциала, отличающееся тем, что, с целью увеличения времени хранения устройства, в него введены пороговый элемент, триггер, пассивный элемент, два ключа и шины положительного и отрицательного напряжения управления, соединенные соответственно с первыми входами ключей, вторые входы которых подсоединены к выходам триггера, выходы ключей соединены с третьим входом коммутатора, выход которого соединен через пассивный элемент со входом операционного усилителя, выход преобразователя напряжения подключен ко входу порогового элемента, выход которого соединен со входом триггера.

2. Устройство по п. 1, отличающеесл тем, что преобразователь напряжения содержит и последовательно соединенных ячеек пре1056

8 образования, каждая из которых выполнена на двух диффренциальных усилителях, резисторах и диодах, анод первого и катод второго которых соединены с шиной нулевого потенциала, катод первого и анод второго диодов подключены через первый резистор к выходу первого дифференциального усилителя, инвертирующий вход которого соединен с выходом ячейки преобразования и выходом второго дифференциального усилителя, охваченного обратной связью по инвертирующему входу, неинвертирующий вход первого дифференциального усилителя, соединен со входом ячейки преобразования и через второй резистор с инвертирующим входом второго дифференциального усилителя, неинвертирующий вход которого подсоединен через третий резистор к шине нулевого потенциала, а через четвертый резистор к катоду первого и аноду второго диодов.

20 Источники информации, принятые во внимание при экспертизе

1. Смолов В. Б. Аналоговые вычислительные машины. М., «Высшая школа», 1972, с. 164 — 184.

2. Авторское свидетельство СССР № 424156, кл. G 11 С 27/00, 1974 (прототип) .

841056

5ипюигние

Р@ Цс „ f7 ï "

Составитель A. Воронин

Редактор Н. Лазаренко Техред А. Бойкас Корректор M. Демчик

Заказ. 4780/81 Тираж 645 Подписное

ВНИИ ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4