Процессор ввода-вывода с коррек-цией ошибок

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВМДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ii)849221 (61) Дополнительное к авт. сеид-ву (22) Заявлено 050979 (21) 2861250/18-24 (51)М. Кл. с присоединением заявки ¹â€”

Государстненный комитет с.сср по делам изобретений и открытий

G 06 F 15/00

G 06 F 11/00 (23) ПриоритетОпубликовано 23,07. 81. Бюллетень № 27 (53) УДК 681.325 (088. 8) Дата опубликования описания 2307,81 (72) Авторы изобретения

P.È.Àáðàæåâè÷, В.A.Ëâåðüÿíoâ, М.A. ВефйгатВ,И.Овсянников, В.В.Погодаев и А.Г.Яловег с,,, I

1 й: -М г

4).. л т

I ! (71) Заявитель (54) ПРОЦЕССОР ВВОДА-ВЫВОДА С КОРРЕКЦИЕЙ

ОШИБОК

Изобретение относится к вычислительной технике и может быть использовано для создания одно- и мультипроцессорных вычислительных систем.

Известны процессоры, в качестве которых могут служить. машины 3 ВМ/370 (модели 125, 135, 145 и др.), EC ЭВМ (модели ЕС-1035, ЕС-1045 и др.) 1 .

Недостатком данных 3ВМ является то, что в них корректируются лишь однократные ошибки, а двух- и трехкратные ошибки вызывают отказ в работе вычислительной системы.

Наиболее близким к изобретению является процессор ввода-вывода,содержащий блок управления командами, операционный блок, блок управления оперативной памятью, блок микропрограммного управления и набор каналов ввода-вывода, входы и первые выходы которых подключены к выходным и входным информационным шинам, к которым подключены соответственно выход и первый вход операционного блока, первые входы и выходы блока микропрограммного управления, блока управления оперативной памятью и блока управления командами, вход-выход ко- ° торого подключен к шинам центрально- го процессора, а второй выход — к запросным шинам, к которым подключены вторые выходы каналов ввода-вывода и второй вход блока микропрограммного управления, второй выход которого подключен к управляющим шинам, к которым также подключен второй вход операционного блока, а вход-выход и второй выход блока управления оперативной памятью подключены к шинам оперативной памяти 2 .

Недостатком известного процессора является отсутствие коррекции двухи трехкратных ошибок. Следовательно, надежность процессора снижается из-за отсутствия коррекции этих ошибок.

Цель изобретения - повышение надежности процессора.

Поставленная цель достигается тем, что в процессор, содержащий

20 блок формирования, блок управления оперативной памятью, операционный блок, блок микропрограммного управления и каналы ввода-вывода, при . этом вход-выход блока управления

25 подключен к шине центрального процессора, запросный выход блока управления подключен к первым выходам каналов ввода-вывода и через шину запроса соединен с входом запроса блока микропрограммного управления, 849221

О

20 выход приостанова микропрограммы которого подключен к входу каждого канала ввода-вывода и через выходную информационную шину с адресным входом блока управления, с первым входом операционного блока и адресным входом блока управления оперативной памятью, первый вход-выход которого соединен с шиной оперативной памяти, адресный выход блока управления оперативной памятью подключен к шине оперативной памяти, первый выход блока управления оперативной памятью через входную информационную шину подключен к адресному выходу блока управления, к первому входу операционного блока, к выходу приостанова микропрограммы блока микропрограммного управления и второму выходу каждого канала ввода-вывода, управляющий выход микрокоманд блока микропрограммного управления подключен к второму входу операционного блока, введены блок анализа числа ошибок, блок фиксации ошибок и регистр данных, при этом вход-выход регистра данных подключен к шине оперативной памяти, вход-выход блока фиксации ошибок соединен с шиной оперативной памяти, первый выход блока фиксации ошибок через шину запроса подключен к первому входу регистра данных, первый выход которого через выходную информационную шину подключен к первому входу блока фиксации ошибок, второй выход которого соединен .с вторым выходом регистра данных и через входную информационную шину подключена к первому входу операционного блока, второй вход .регистра данных соединен с первым. выходом операционного блока, адресным входом блока управления оперативной памятью и через выходную информационную шину к первому входу блока анализа числа ошибок, второй вход которого через управляющую шину подключен к управляющему выходу блока микропрограммного управления и второму входу блока фиксации ошибок, третий вход которого подключен к информационному выходу блока управления оперативной памятью; третий выход блока фиксации ошибок через шину запроса соединен с запросным входом блока микропрограммного управления, четвертый выход блока фиксации ошибок подключен к первому и второму адресному входам блока микропрограммного управления, третий адресный вход которого подключен к выходу блока анализа.

Кроме того, блок фиксации ошибок содержит элементы ИЛИ, триггер запрета, триггер запроса, дешифратор, формирователь синдрома, формирователь контрольных разрядов и регистр, при этом вход формирователя контрольных разрядов является первым

65 входом блока, выход формирователя контрольных разрядов соединен с входом регистра, вход-выход которого является входом-выходом блока, выход регистра подключен к первому входу формирователя синдрома, второй вход которого является третьим входом блока, выход формирователя синдрома подключен к входу дешифратора,группа выходов которого, кроме первого, подключена к соответствующим входам каждого элемента ИЛИ, при этом первая группа выходов дешифратора является вторым выходом блока, первый выход дешифратора и группа выходов каждого элемента ИЛИ, кроме второго, являются четвертым выходом блока, третьим выходом которого является выход триггера запроса, первый вход которого подключен к выходу второго элемента ИЛИ,первый вход которого подключен к выходу третьего элемента

ИЛИ, а второй вход " к выходу четвертого элемента ИЛИ, единичный вход триггера запроса, триггера запрета и объединенные сбросовые входы триггеров являются. группой входов блока, первым выходом которого является нулевой выход триггера запрета, выход триггера запроса является третьим выходом блока.

Кроме того, блок анализа содержит триггеры, элементы И и НЕ, пороговые, элементы и сумматор по модулю два, при этом вход сумматора по модулю два объединен с входами пороговых элементов и является первым входом блока, выход сумматора по модулю два подключен к входу первого элемента НЕ и первому входу первого элемента И, выход каждого элемента И подключен к управляющему входу соответствующего триггера, кроме последнего, синхронизирующие входы которых объединены и являются вторым входом блока, выходы триггеров являются выходом блока, выход первого порогового элемента подключен к входу второго элемента НЕ и первому входу второго элемента И, второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с управляющим входом последнего триггера и выходом второго порогового элемента, выход второго элемента НЕ подключен к первому входу третьего элемента И, второй вход которого объединен с вторым входом первого элемента И и подключены к выходу второго элемента НЕ.

На фиг.1 представлена структурная схема процессора ввода-вывода;. на фиг.2 — структурная схема блока фиксации ошибки; на фиг.З вЂ” структурная схема блока анализа числа ошибок в слове.

Процессор содержит блок 1 управления, операционный блок 2, блок 3 управления оперативной памятью, блок

849221

4 микропрограммного управления, блок

5 фиксации ошибки, блок 6 анализа числа ошибок, регистр 7 данных, каналы 8-10 ввода-вывода, входные 11 и выходные 12 информационные шины, управляющие 13 и запросные 14 шины, шины 15 запроса на приостановку,шины 16 центрального процессора, шины

17 кода числа ошибок-адресный вход, шины 18 типа ошибки-адресный вход, выходные информационные шины 19 регистра данных, выходные информационные шины 20 блока фиксации ошибок, шины 21 запрета записи и шины 22 оперативной памяти.

Блок 1 управления служит для приема команд из центрального процессора, 15 управления обработкой этих команд и передачи информации из процессора ввода-вывода в центральный процессор. Блок 1 содержит регистр 23 команд, регистр 24 адреса ввода-выво- 2() да, дешифратор 25 и триггер 26 конца операции ввода-вывода, вход которого подключен к входу блока, а выход — к входу-выходу блока, к которому подключены также вход регистра

23 команд и вход-выход регистра 24 адреса ввода-вывода, первый выход которого соединен с первым выходом блока, второй выход — с первым входом дешифратора 25. а вход — с входомзО блока . Выход регистра 23 подключен к второму входу дешифратора 25, выход которого соединен с вторым выходом блока.

Операционный блок 2 предназначен для обработки информации, поступающей в процессор ввода-вывода из центрального процессора оперативной памяти и каналов ввода-вывода, и хранения промежуточных результатов. Блок 2 содержит арифметический блок 27 и локальную память 28, первый и второй входы которой подключены соответственно к второму входу операционного блока и второму выходу блока 27, а выход которой соединен с третьим 45 входом блока 27, первый и второй входы которого подключены соответственно к первому и второму входам операционного блока, а первый выход блока 27 — к выходу блока 2. 50

Блок 3 управления оперативной памятью предназначен для управления обменом информации между оперативной памятью и процессором ввода-вывода.

Блок 3 содержит регистр 29 адреса данных оперативной памяти и основной регистр 30 данных оперативной памяти, первый и второй выходы которого подключены соответственно к первому и третьему выходу блока, а первый вход и вход-выход основного регистра соединены соответственно с первым входом и входом-выходом блока, первый вход которого заведен также на вход регистра 29, выход которого подключен к второму выходу блока. . 65

Блок 4 микропрограммного управления обеспечивает автоматическое функционирование процессора вводавывода в соответствии с заданными микропрограммами. Блок 4 содержит постоянную память 31, регистр 32 микрокоманды, узел 33 формирования фиксированного адреса микрокоманды, регистр 34 микропрограммных приостановок, регистр 35 адреса постоянной памяти, узел 36 формирования адреса следующей микрокоманды, блок

37 управления запросами на приостановку, вход которого подключен к второму входу блока, а выход— к первому входу узла 33, второй вход которого подключен к четвертому входу блока, а выход — к первому входу регистра 35, второй и третий входы которого подключены соответственно к второму выходу регистра 34 и выхо-. ду узла Зф, первый, второй и третий входы которого подключены соответственно к третьему, пятому входам блока и второму выходу регистра 32,первый выход которого соединен с вторым выходом блока, а вход — с выходом постоянной памяти 31, вход которой подключен к второму выходу регистра

35, первый выход которого подключен к второму входу регистра 34, первый выход которого подключен к первому выходу блока, а первый вход — к первому входу блока.

Блок 5 фиксации ошибок (фиг.2) предназначен для обнаружения ошибки при приеме информации из оперативной памяти и запуске соответствующей микропрограммы обработки этой ошибки„

Блок 5 содержит формирователь 38 синдромов модифицированного кода Хэмминга, дешифратор 39, элементы 40-44 ИЛИ, триггер 45 запроса на приостановку по ошибке, триггер 46 запрета приема информации в .дополнительный регистр 7, регистр 47 контрольных разрядов,формирователь 48 контрольных разрядов модифицированного кода Хэмминга,вход которого подключен к третьему входу блока, а выход — к входу регистра 47, вход-выход которого подключен к входу-выходу блока, а выход к перво-му входу узла 38, второй вход которого соединен с вторым входом блока, а выход — с входом дешифратора 39, выходы которого подключены к первому и третьему выходам блока, а также к входам элементов 40 — 43 И, выходы которых подключены к третьему выходу блока, а выходы элементов 42 и 43 ИЛИ подключены, кроме того, к первому и второму входам элемента 44 ИЛИ, выход которого заведен на первый. вход триггера 45, единичный выход которого подключен к второму выходу блока, а второй и третий входы— к первому входу блока, с которым соединены также первый и второй вхо. ды триггера 46, нулевой выход кото-.

849221 рого подключен к четвертому выходу блока.

Блок 6 анализа ошибок в слове (фиг.3) служит для регистрации количества ошибок в слове в процессе выполнения микропрограммы обработки ошибок и вырабатывает признаки перехода в самой микропрограмме. Блок

6 содержит пороговый элемент 49 И, элементы 50-52 НЕ, элементы 53-55 И, триггеры 56-59 определения числа ошибок в слове, сумматор 60 по модулю два пороговый элемент 61. И, I вход которого, а также входы узла

60 и порогового элемента 49 И подключены к первому входу блока, а выходы их подключены соответственно к 15 входам элементов 51, 50.. 52 HE.Êðîìå того, выходы узла 60 и пороговых элементов 61 и 49 И подключены соответственно к первому входу элемента

53 И, к первому входу элемента 55 И и управляющему входу триггера 59, а выходы элементов 50-52 HE соединены соответственно с первым входом элемента 54 И, вторыми входами элементов 53 .и 54 И, и вторым входом элемента 55 И, выход которого, а также выходы элементов 53 и 54 И заведены соответственно на управляющие входы триггеров 56-58, единичные выходы которых, а также единичный выход триггера 59 подключены к выходу блока, а синхронизирующие входы триггеров подключены к второму входу блока,.

Процессор работает следующим образом.

Операция ввода-вывода осуществляется с помощью канальной программы, состоящей из ряда управляющих слов канала. Управляющее слово канала содержит всю необходимую информацию для выполнения операции ввода-вывода, 4р а именно: код операции, адрес данных, счетчик количества передаваемых байтов и специальные флажки, модифицирующие канальную программу. Канальная программа хранится в оперативной па45 мяти процессора и, по мере необходимости, очередное управляющее слово канала извлекается из оперативной памяти (на фиг.1 не показана) через шины 22, блок 3 и входные информационные шины 11 и загружается в опера-, ционный блок 2 и адресуемый канал

8(9,10) ввода-вывода.

Дальнейшее управление операцией ввода-вывода осуществляется под управлением этого управляющего слова канала, которое назыь ется текущим.

Первое управляющее слово канала канальной программы извлекается .из оперативной памяти по инициативе центрального процессора (на фиг.1 не 60 показан ), который выдает специальную команду, поступающую в блок 1 через шины 16 центрального процессора и содержащую адрес канала и адрес внешнего устройства, для которого должна быть начата операция ввода-вывода. цреса канала и внешнего устройства загружаются в регистр 24, а код команды — в регистр 23. В блоке 1 принятая команда дешифрируется дешифратором 25, и сигнал запроса на выполнение этой команды поступает в блок

37 через запросные шины 14. Блок 37 в каждом машинном такте анализирует запросы на приостановку, поступающие из блока 1, из каналов 8-10 ввода-вывода и блока 5.

Если в данный момент процессор ввода-вывода находится в режиме ожидания или выполняется менее приоритетная микропрограмма по сравнению с запросом на обслуживание команды центрального процессора, по сигналу запроса на приостановку, поступающего из блока 1 через запросные шины

14, выполнение текущей микропрограммы приостанавливается, адрес следующей микрокоманды прерванной микропрограммы заносится в регистр 34, а в регистр 35 через блоки 37 и 33 заносится начальный. адрес микропрограммы обслуживания команды центрального процессора. Так как запрос на обслуживание команды процессора не является самым приоритетным, для сохранения адреса прерванной микропрограммы содержимое регистра 34 в начале микропрограммы обслуживания команды центрального процессора записывается через блок 27 в локальную память

28 блока 2.

В конце выполнения микропрограммы обслуживания команды центрального процессора из блока 2 через выходные информационные шины 12 адрес следующей микрокоманды приостановленной микропрограммы пересылается в регистр

34 и далее в регистр 35 для продолжения выполнения приостановленной микропрограммы. Микропрограмма обслуживания команды процессора анализирует состояние адресуемого канала, извлекает из оперативной памяти командное слово канала и загружает его в канал ввода-вывода 8 (9,10) и локальную память 28 через шины 22,основной регистр 30 и входные информационные шины 11. ðåñóåìoå внешнее устройство (на фиг.1 не показано) подключается к каналу, и на нем запускается операция ввода-вывода. При этом процессор ввода-вывода сигнализирует центральному процессору о завершении запуска операции ввода-вывода путем установки триггера 26. Начиная с этого момента, процессор ввода-вывода отключается от центрального процессора и работает самостоятельно. Операция ввода-вывода осуществляется с помощью набора микропрограмм, хранящихся в постоянной памяти 31, по которым производится обмен данными между уСтройством и каналом микропрограм849221

10 ма обслуживания передачи данных, считывание управляющих слов каналамикропрограмма обслуживания команды центральйого процессора; завершение операции ввода-вывода-микропрограмма обслуживания канала .. Возникающие в процессе работы запросы на обслуживание процессор делит по приоритетности и при наличии сигнала запроса наиболее приоритетной микропрограммы прерывает выполняемую менее приоритетную микропрограьвпу.

В процессе считывания информации из оперативной памяти могут возникать ошибки, хранения информации в оперативной памяти и в трактах считывания и передачи информации между оперативной памятью и процессором.

Вероятности появления двойных и тройных ошибок приближаются к вероятности.появления одиночной ошибки. Поэтому, для коррекции одиночной,двойной и тройной ошибок в процессор введены дополнительный регистр 7 данных оперативной памяти, блок 5 фиксации ошибки и блок 6 анализа числа ошибок в слове. Коррекция перечисленных ошибок осуществляется под управлением микропрограмм. Информация хранится в оперативной памяти в модифицированном коде Хэмминга, т.е. информационное слово дополняется контрольным словом, разряды которого сформированы по правилу модифицированногo,êîäà Хэмминга, отличающе-. гося от обычного кода Хэмминга тем, что самому информационному слову и его обратному значению ставится в соответствие одинаковое контрольное слово. При считывании информационного слова из оперативной памяти по адресу, хранящемуся в регистре 29, информационное слово через шины 22 оперативной памяти заносится в основной 30 и дополнительный 7 регистры данных оперативной памяти. Контрольное слово, соответствующее содержимому информационного слова, а также содержимое основного регистра 30 поступают в блок 5 через шины 22-20.

При наличии ошибки блок 5 формирует следующие сигналы на шины 18 типа ошибки: ошибка в одном из разрядов информационного слова, ошибка в одном из разрядов контрольного слова, двойная ошибка в информационном слове, тройная ошибка в информационном слове. При отсутствии ошибки на шины.

18 выдается специальный сигнал,указывающий на отсутствие ошибки.

Одновременно с формированием типа ошибки.на шинах 18 блок 5. вырабатывает сигнал на шине 15 запроса на приостановку, по которым в узле 33 формируется один из фиксированных адресов микропрограммы, обрабатывающей одну из перечисленных ошибок.Коррекция ошибки в одном из информационныхили контрольных разрядах информаци- . онного или контрольного слова выполняется как в известном процессоре.

Микропрограмма коррекции двухкратной ошибки работает следующим образом.

Информационное слово с инверсных выходов регистра 30 со старыми контрольными разрядами, хранящимися в блоке 5, записывается в оперативную память через шины 22.

Выполняется чтение слова из оперативной памяти, информационное слово записывается в регистр 30, контрольное - в блок 5. При чтении оперативной памяти значение информации в дополнительный регистр. 7 блокируется сигналом на шине 21, поступающему из блока 5.

После чтения слова из оперативной памяти производится поразрядное сравнения информационного слова ос2Q новного регистра 30 с инвертированным информационным словом дополнительного регистра 7. Поразрядчое сравнение производится с помощью операционного блока 2, для чего содержимое основного 30 и дополнительного 7 регистров поступает в блок

2 через шины 11. Наличие единиц в разрядах результирующего информационного слова указывает на наличие . ошибок в данных разрядах.

Результирующее информационное слово запоминается в блоке 2, анализируется на нуль, а также выдается через шины 12 в блок 6 анализа числа ошибок в слове. Блок 6 по наличию единиц в результирующем информационном слове вырабатывает признаки однократной, двухкратной, трехкратной, четырехкратной и более кратной ошибки в информационном слове, прочи40 таином из оперативной памяти. Эти признаки поступают в узел 36 через . шины 17 для последующего анализа и ветвлений в микропрограмме.

Если результирующее информационное слово имеет нулевое значение, микропрограмма коррекции двухкратной ошибки заканчивается, так как двухкратная ошибка имеет место в контрольном слове..В этом случае информационное слово из регистра 7 пересылается в регистр 30 через блок 2.

Если результирующее информационное слово имеет четырехкратную или более кратную ошибку, блок 6 вырабатывает на шинах 17 признак, по кото55 рому производится переход к микропрограмме обработки аппаратной ошибки.

Если по результирующему информационному слову блок 6 вырабатывает однократную, двухкратную или трехкратную ошибку, информационное слово из регистра 7 передается через входные информационные шины 11 в блок 2, который инвертирует в этом слове

65 разряд (ы) с ошибкой (ами ), указан849221

12 ный (ые) в результирующем информационном слове, запомненном в блоке

2. Скорректированное информационное слово через шины 12 засылается в регистр 30. Информационное слово из регистра 30 через шины 20 подается в блок 5 для,формирования синдромов модиФицированного коца Хэмминга. По сфбрмированному синдрому в блоке 5 и кратности ошибок, признак которой находится в блоке б, может сформироваться четыре вида коррекции двойной ошибки:

1. Блок 5 по синдрому формирует сигнал ошибки в одном из информационных разрядов, либо трехкратной ошибки на шине 18, и блок б хранит 15 признак однократной ошибки. Тогда информационное слово из регистра 7 поступает в блок 5 через шины 19 дополнительного регистра для формирования контрольных разрядов моди- () фицированного кода Хэмминга. Сформированные контрольные разряды хранятся в блоке 5. Инвертированное информационное слово из дополнительного регистра 7 совместно с контроль- 5 ными разрядами, хранящимися в блоке

5, запоминается в оперативной памяти, затем зто же слово читается из оперативной памяти и информационное слово записывается в регистр 30, а контрольное — в блок 5. Информационное слово поступает в блок 5, где формируются синдромы модифицированного кода Хэмминга. Если в результате вырабатывается синдром, соответствующий однократной ошибке в информационных разрядах или трехкратной ошибке, информационное слово в регистре 7 является. верным. Слово из регистра 7 записывается в регистр

30 через операционный блок 2. 40

2. Блок 5 по синдрому формирует сигнал ошибки в .одном из разрядов контрольного слова, и блок б хранит приз нак однократной ошибки. Выполняются действия, аналогичные описанным, до момента анализа выработанного синдрома модифицированного кода Хэмминга. Если в результате вырабатывается синдром, соответствующий сигналу двухкратной ошибки в информацион- gp ных разрядах или трехкратной ошибки, инФормационное слово в дополнительном регистре данных оперативной памяти корректируется. Слово подается

Н3 регистpa 7 через входные информационные шины 11 в блок 2, который инвертирует в нем ошибочные разряды, указанные результирующим информационным словом, хранящимся в блоке 2.

Скорректированная информация из блока 2 поступает через выходные инфор- бО мационные шины 12 в основной регистр 30.

3. Блок 5 формирует нулевой синдром, указывающий на отсутствие ошибки, и блок 6 хранит признак двух- 65 кратной ошибки. Информационное слово в регистре 30 является верным.

4. Блок 5 по синдрому формирует сигнал ошибки в одном иэ информаци» онных разрядов, и блок б хранит признак трехкратной ошибки. Сигналы, определяющие номер разряда с ошибкой, поступают из блока 5 через шины 11 в операционный блок 2 и там запоминаются. Далее с помощью блока 2 выполняется анализ на совпадение укаэанного номера ошибочного разря да с номерами разрядов результирую- щего информационного слова, находящимися в единичном состоянии. Если номер разряда с ошибкой совпадает с одним из номеров разрядов результирующего информационного слова, находящимися в единичном состоянии, информационное слово регистра 30 корректируется ° Коррекция происходит посредством инвертирования указанного ошибочного разряда в регистре 30 с помощью блока 2.

Микропрограмма коррекции трехкратной ошибки выполняется аналогично коррекции двухкратной ошибки, далее коррекция происходит следующим образом.

Если результирующее информационное слово имеет нулевое значение, блок 6 вырабатывает на шине 17 признак, указывающий, что содержимое регистра 7 является безошибочным, после чего информационное слово из дополнительного регистра 7 пересылается в регистр 30 через блок 2.

Ошибочным в этом случае является контрольное слово. На этом микропрограмма коррекпии тройной ошибки заканчивается, так как информационное слово не содержит ошибки.

Если результирующее информационное слово имеет ненулевое значение, производится переход к микропрограмме обработки аппаратной ошибки.

После завершения микропрограммы коррекции двух- или трехкратной ошибки производится переход к прерванной микропрограмме процессора ввода-вывода.

Контрольные разряды, поступающие через шины 22 или из формирователя

48, на вход которого поступает информационное слово иэ дополнительного регистра данных оперативной памяти по выходным информационным шинам 19, заносятся в регистр 47, а затем вместе с информационным словом основного регистра данных оперативной памяти, поступающим по выходным информационным шинам 20, подаются через узел 38 .на вход дешифратора

39 синдромов. Информация с выхода дешифратора 39 поступает на входные информационные шины ll, указывая но- мер разряда с ошибкой для дальнейшего анализа в микропрограмме обра-, ботки двухкратной ошибки, или непо14

13

8492?1!

20

40

Формула изобретения.55

ЬО средственно на шины 18, указывая на отсутствие ошибки в информационном слове, или через элементы ИЛИ 40-43 на шины 18, иницируя соответственно однократную ошибку в информационном слове, однократную ошибку в контрольном слове, двухкратную ошибку в информационном слове и трехкратную ошибку в информационном слове ° B случае двухкратной или трехкратной ошибки в информационном слове высокий сигнал с выхода элемента 44 ИЛИ устанавливает триггер 45 по синхросигналу, поступающему по управляющим шинам 13 ° Триггер 46 устанавливается в процессе выполнения микропрограммы обработки двухкратных ошибок по сигналу на управляющей шине 13. Сброс обоих триггеров осуществляется по сигналу на управляющей шине .13 °

В процессе выполнения микропрограммы коррекции двухкратной ошибки результирующее информационное слово поступает из операционного блока через выходные информационные шины

12 на узел 60, пороговый элемент 61

И и Пороговый элемент 49 И. По чис- лу единиц в результирующем информационном слове срабатывают пороговые элементы 61 и 49 И и узел 60 ° Если число единиц больше или равно трем (неверны три или более информационных разрядов), на выходе порогового элемента 61 И появляется высокий потенциал. Если же число больше или равно четырем. (неверны четыре или более разрядов), на выходе порогового элемента 49 И появляется высокий сигнал. Узел 60 работает как обычная свертка по модулю два. Сигналы с выходов элементов 60, 61 и 49 через систему элементов 50-55 устанавливают один из триггеров 56, 57 или 58.

Триггер 59 устанавливается непосредственно при наличии высокого потенциала на выходе порогового элемента

49 И. Выходы триггеров подключены к шинам 17 кода числа ошибок ° Установка и сброс триггеров синхронизируется сигналом через управляющие шины 13 °

Изобретение позволяет,в отличие от известного процессора значительно повысить надежность системы.

Процессор ввода-вывода с коррекцией ошибок, содержащий блок формирования, блок управления оперативной памятью, операционный блок, блок микропрограммного управления и каналы ввода-вывода, при этом вход-выход блока управления подключен к шине центрального процессора, запросный выход блока управления подключен к первым выходам каналов ввода-вывода и через шину запроса соединен с входом запроса блока микропрограммного управления, выход приостанова микропрограммы которого подключен к входу каждого канала ввода-вывода и через выходную информационную шину с адресным входом блока управления, с первым входом операционного блока и адресным входом блока управления оперативной памятью, первый вход-выход которого соединен с шиной оператив,ной памяти, адресный выход блока управления оперативной памятью подключен к шине оперативной памяти, первый выход блока управления оперативной памятью через .входную информационную шину подключен к адресному выходу блока управления, . к первому входу операционно.

ro блока,к выходу приостанова микропрограммы блока микропрограммного управления и второму выходу каждого канала ввода-вывода, управляющий выход микрокоманд блока микропрограммного управления подключен к второму входу операционного блока, о т л и ч а ю шийся тем, что, с целью повышения надежности, в него введены блок анализа числа ошибок, блок фиксации ошибок и регистр данных, при этом вход-выход регистра данных подключен к шине оперативной памя-. ти, вход-выход блока фиксации ошибок соединен с шиной оперативной памяти, первый выход блока фиксации ошибок через шину запрета подключен к первому входу регистра данных, первый выход которого через выходную информа- ционную шину подключен к первому входу блока фиксации ошибок, второй выход которого соединен с вторым выходом регистра данных и через входную информационную шину подключена к первому входу операционного бло= ка, второй вход регистра данных соединен с первым выходом операционногс> блока, адресным входом блока управления оперативной памятью и через выходную информационную шину к первому входу блока анализа числа ошибок, второй вход которого через управляющую шину подключен к управляющему выходу блока микропрограммного управления и второму входу блока фиксации ошибок, третий вход которого подключен к информационному выходу блока управления оперативной памятью, третий выход блока фиксации ошибок через шину запроса соединен с запросным входом блока микропрограммного управления, четвертый выход блока фиксации ошибок подключен к первому и второму адресному входам блока микропрограммного управления, третий адресный вход которого подключен к выходу блока анализа. .2. Процессор по п.1, о т л и ч а ю шийся тем, что блок фиксации ошибок содержит элементы ИЛИ, 15

849221

16 триггер запроса, триггер запрета, дешифратор, формирователь синдрома, формирователь контрольных разрядов и регистр, при этом вход формирователя контрольных разрядов является первым входом блока, выход формирователя контролвных разрядов соединен с входом регистра, вход-выход которого является первым входом-выходом блока, выход регистра подключен к первому входу формирователя синдрома, второй вход которого является третьим входом блока, выход формирователя синдрома подключен к входу дешифратора, группа выходов которого, кроме первого, подключена к соответствующим входам каждого элемента ИЛИ, при этом гврвая группа выходов дешифратора является вторым выходом блока, первый выход дешифратора и группа выходов каждого элемента.ИЛИ, кроме второго, являются четвертым выходом блока, третьим выходом которого является выход триггера запроса, первый вход которого подключен к выходу второго элемента ИЛИ, первый вход которого подключен к выходу третьего элемента

ИЛИ, а второй вход — к выходу четвертого элемента ИЛИ, единичный вход триггера запроса, триггера запрета и объединенные сбросовые входы триггеров являются группой входов блока, первый выходом которого является нулевой выход триггера запрета, выход триггера запроса является третьим выходом блока.

3. Процессор по п.1, о т л и ч а— ю шийся тем, что блок анализа содержит триггеры, элементы И и НЕ, пороговые элементы и сумматор по модулю два, при этом вход сумматора по модулю два объединен с входами пороговых элементов и является пер5 вым входом блока, выход сумматора по модулю два подключен к входу первого элемента HE и первому входу первого элемента И, выход каждого элемента И подключен к управляющему входу соответствующего триггера, кроме последнего, синхронизирующие .входы которых объединены и являются вторым входом блока, выходы триггеров являются выходом блока, выход первого порогового элемента подклю15 чен к входу второго элемента HE u первому входу второго элемента И, второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с управляющим входом

gp последнего триггера и выходом второго порогового элемента, выход второго элемента НЕ подключен к первому входу третьего элемента И, второй вход которого объединен с вторым входом первого элемента И и подключены к выходу второго элемента НЕ.

Источники информации, принятые во внимание при экспертизе

1 . Катцан, Вычислительные машины системы 370. М., Мир, 1974.

2. Канда Я. и др. Аппаратура серии

РАСОМ.- .Фудзицу ., 1976, т ° 27,Р 4, с.32 и 44, рис.13 и 28 (прототип) .

849221

17

Составитель Н.Быкова

Редактор Г.Кацалап Техред M.Ãoëèíêà Корректор В,Бутяга

Заказ 6095/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и .открытий

113035, Москва, Ж-35, Раушская наб., д.4/5 филиал ППП .Патент, г.ужгород, ул.Проектная, 4