Устройство синхронизации цикловпередачи и приема адресных кодов

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

< 849522 (61) Дополнительное к авт. сеид-ву (22) Заявлено 0 l 11. 79 (21) 2833842/18-09 с присоединением заявки № (23) Приоритет

Опубликовано 23. 07. 81. Бюллетень ¹ 27

Дата опубликования описания 25. 07. 81 (51)М. Кл.

H 04L 7/08

Гееудерстввнный кемнтвт

СССР (53) УДК 621 394 .662 (088.8) по лелем нэебрвтвннй и еткрытнй (72) Автор изобретения

А. И. Самбур (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ЦИКЛОВ ПЕРЕДАЧИ

И ПРИЕМА АДРЕСНЫХ КОДОВ

Изобретение относится к синхронизирующим устройствам многоканальных систем передачи с асинхронным временным уплотнением и может использоваться для децентрализованной синхрониза5 ции работы источников и потребителей телекодовой информации в автоматизированных системах управления.

Известно устройство синхронизации циклов передачи и приема-адресных кодов, содержащее блок обнаружения сигнала, выход которого подключен к информационному входу первого блока выделения сигнала и через анализатор состояния незанятого канала к первому управляющему входу первого блока выделения сигнала и входу первого блока задержки и IIoследовательно соединенные второй и третий блоки задержки, а также четвертый блок задержки jlj .

Однако точность синхронизации известного устройства невысока.

Цель изобретения — повышение точности синхронизации.

Для этого в известное устройство введены последовательно соединенные триггер и блок совпадения, а также второй и третий блоки выделения сигнала, к первым информационным входам которых подключен выход первого блока выделения сигнала., к первому управляющему входу которого, первому управляющему входу третьего блока выделения сигнала, входу четвертого блока задержки и нулевому входу триггера подключен выход блока совпадения, а к первому управляющему входу второго блока выделения сигнала подключен выход анализатора состояния незанятого канала. при этом выходы первого и четвертого блоков задержки подключены соответственно к вторым информационным входам второго и третьего блоков выделения сигнала, объединенные выходы которых подключены к вторым управляющим входам первого, 45.3 84952 второго и третьего блоков выделения сигнала и является первым выходом устройства, а также ко входу второго блока задержки, выход которого подключен к входу третьего элемента эа5 держки и является вторым выходом устройства.

На чертеже представлена структур— ная электрическая схема предлагаемого устройства.

>о

Устройство синхронизации циклов передачи и приема адресных кодов содержит блок 1 обнаружения сигнала, первый, второй и третий блоки 2,3, 4 выделения сигнала, анализатор 5 состояния незанятого ка;,ула, первый, второй, третий и четвертый блоки 6, 7,8,9, задержки, триггер 1О и блок

11 совпадения.

Устройство работает следующим образом.

Блок 1 формирует выходной импульс всякий раз, когда в канале появляются сигналы "О" или "1". Этот импульс переводит в исходное состояние анализатор 5 и поступает на информационный вход первого блока 2, находящегося в неактивном состоянии. После окончания очередного сеанса обмена анализатор 5 формирует сигнал "Пауза" зо который переводит первый и второй блоки 2 и 3 в активное состояние и поступает на первый блок 6 задержки, обеспечивающий задержку сигнала.

Второй блок 3 обеспечивает выдачу на з5 выход устройства только одного сигнала, генерация которого вызывается фронтом первого сигнала, поступающего от первого блока 6 задержки или от первого блока 2. Сигнал с 40 выхода второго блока 3 переводит его и первый блок 2 в неактивное состояние, а также подается на цепь, сос-. тоящую из второго и третьего блоков

7 и 8 задержки, блока 11, четвертого блока 9 задержки, третьего блока 4.

Цепь указанных эЛементов обеспечивает выдачу сигналов на выход устройства для синхронизации моментов сравнения разрядов адресных кодов, а та@- so же для выработки сигналов приведения в активное состояние первого и третьего блоков 2 и 4 при положительном результате сравнения разрядов адресных кбдов. Для синхронизации моментов ss передачи в канал сигналов следующего разряда адресного кода третий блок

4 обеспечивает выдачу на выход уст2 ф ройства только одного сигнала, генерация которого вызывается фронтом первого сигнапа, поступающего от четвертого блока 9 задержки или от первого блока 2. Сигнал с выхода третьего блока 4 переводит его и первый блок 2 в неактивное состояние и подается на вход второго блока 7 задержки, чем обеспечивается начало следующего цикла синхронизации. Второй и третий блоки 3 и 4 обеспечивают необходимую блокировку цепей выработки сигналов синхронизации моментов передачи в канал разрядов адресного кода.

Блок 11 и триггер 10 обеспечивает приведение устройства в исходное состояние — ожидание освобождения канала при отрицательном результате сравнения разрядов адресных кодов или при выдаче всех разрядов адресного кода в канал.

Таким образом, использование предлагаемого устройства полностью устраняет сбои в работе, приводящие к сдвигу циклов синхронизации и потере устойчивости.

Формула изобретения

Устройство синхронизации циклов передачи и приема адресных кодов, содержащее блок обнаружения сигнала, выход которого подключен к информационному входу первого блока выделения сигнала и через анализатор состояния незанятого канала к первому управляющему входу первого блока выделения сигнала и входу первого блока задержки и последовательно соединенные второй и третий блоки задержки, а также четвертый блок задержки, о т л и ч а ю щ е е с я тем, что, с целью повышения точности синхронизации, введены последовательно соединенные триггер и блок совпадения, а также второй и третий блоки выделения сигнала,к первым информационным входам которых подключен выход первого блока выделения сигнала,.к первому управляющему входу которого, первому управляющему входу третьего блока выделения сигнала, входу .четвертого блока задержки и нулевому входу триггера подключен выход блока совпадения, а к первому управляющему входу второго блока вы5 849522 6 деления сигнала подключен выход ана- входу второго блока задержки, выход лизатора состояния незанятого канала, которого подключен к входу третьего при этом выходы первого и четвертого элемента задержки и является вторым блоков задержки подключены соответст- выходом устройства. венно к вторым информационным входам Источники. информации, второго и третьего блоков выделения принятые во внимание при экспертизе сигнала, объедийенные выходы которых 1. Пучков В.В. Синхронизация в подключены к вторым управляющим вхо- системах обмена данными с децентрадам первого, второго и третьего бло- лизованным приоритетным управлением.ков выделения сигнала и является пер- ig "Автоматика и телемеханика", 1973, 911, вым выходом устройства, а также ко с. 160-162 (прототип) .

Составитель E. Любимова

Редактор М. Ликович Техред С.Мигунова Корректор Г. Решетник

Заказ 6120 79 Тираж 698, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4