Устройство для диагностики логических узлов

 

Союз Советскик

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АИТОеаСКОМУ СВИДЕТЕЛЬСТВУ

<ц 892445 (6! ) Дттполнительное к авт. санд-ву (22)Заявлено 11.04.80 (21) 2909268/18-21 с присоединением заявки М (23) П риоритет (5l)M. Кл.

G 06 F 11/04

Вкударстаенай квинтет

СССР ао делам наабрвтенн!! н открытий

Опубликовано 23.12.81. Бктллетень М 47 (53) УДК 681.326. . 7.(088. 8) Дата опубликования описанию 25 . l 2. 8 1 (72) Автор изобретения

В. А. Громаковский

1 11 .Нт!:и ущу(ттрн а (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ ДИАГНОСТИКИ ЛОГИЧЕСКИХ

УЗЛОВ

Изобретение относится к вычислительной технике и может быть использовано для поиска неисправностей логических узлов.

Известно устройство для контроля логических схем, содержащее электромеханический щуп, блок ввода, первый н второй регистры задания, первую и вторую схемы логического сравнения, блок управления, блок индикации, перtO вый и второй компараторы-формирователи (11.

Недостатком известного устройства . является низкая разрешающая способность диагностики, обусловленная не1S возможностью отыскания неисправностей .в замкнутых обратными связямн логических цепях (ЗЛЦ) логических узлов.

Наиболее близким техническим решением к изобретению является стенд для контроля логических узлов, содержащий генератор псевдослучайной последовательности, соединенный первым входом с выходом программного блока, вторым входом — с выходом блока сравнения, выходом через первый эадатчик тестов — с первым входом блока сравнения и входом первого соединителя, выход которого соединен с выводами диагностнруемого цифрового узла, второй эадатчик тестов, соединенный выходом через второй соединитель с первыми выводами эталонного логического узла (2 3.

Недостаток известного устройстваниэкое быстродействие при диагностике неисправностей логических узлов, содержащих ЗЛЦ с обратными связями с использованием метода сравнения имеющихся на выходах и входах микросхем логических состояний с заданны" ми по тесту, начиная с "неисправного" выхода логического узла и до обнаружения микросхемы; имеющей "исправные" по тесту состояния входов и "неисправное" состояние выхода. Низкое быстродействие известного устройства обусловлено тем, что для ЗЛЦ в случае не8924 исправности одной из микросхем, вхо» дящих в ее состав, все остальные микросхемы также имеют "неисправные" состояния входов и выходов, в результате чего обнаружить неисправную микросхему невозможно без использования специальной методики. Методика поиска неисправности в ЗЛЦ в известном устройстве заключается в том, ч. о при поиске неисправностей изменяют вид 1О формируемой испытательной последовательности. В простейшем случае при поиске неисправностей достаточно обеспечивают наличие постоянного логического уровня, запрещающего прохождение сигнала обратной связи через какой-либо элемент ЗЛЦ. Возможна также, например, установка триггеров Д- или ДТ-типа сигналами, подаваемыми из устройстsa на выход триггера, чтобы в течение всего времени поиска неисправности состояние какого-либо триггера ЗЛЦ не зависело от сигнала обратной связи, а определялось бы сигналами, формируемыми устройствоме Выбор и формирова» ние специальных тестовых последовательностей в известном устройстве требуют больших затрат:времени в связи с чем его быстродействие мало.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для диагностики логических узлов, содержащее генератор псевдослучайной последовательности, соединенный первым входом с выходом программного блока, вторым входом — с выходом блока сравнения, выходом через первый задатчик тестов — e первым входом блока сравнения и входом пер- 4 вого соединителя, выход которого со единен с выводами диагностируемого логического узла, второй задатчик тес тов, соединенный выходом через второй соединитель с первыми выводами. эталон-4> ного логического узла, введены третий соединитель, первый коммутатор и второй коммутатор, выход которого соединен со входом -второго задатчика тестов,.первый вход †с выходом генера- 50 тора псевдослучайной последовательнос» ти, второй вход — с первым входом блока сравнения, третий вход -. с первым выходом программного блока, четвертый вход - через третий .соединитель sS с вторыми выводамн эталонного логическога узла и а первым входом первого коммутатора, соединенного вторым вхо45

4 дом с выходом второго задатчика тестов, третьим входом — со вторым выходом программного блока, выходом — со вторым входом блока сравнения.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 — структурные схемы коммутаторов; на фиг. 3 — конструктивное выполнение эталонного логического узла и соединителей.

Устройство для диагностики логического узла 1, содержит генератор 2 псевдослучайной последовательности, эталонный логический узел 3, первый 4 и второй 5 задатчики тестов, первый 6, второй 7 и третий 8 соединители, программный блок 9, блок 10 сравнения, первый 11 и второй 12 коммутаторы (блоки), соединительную шину 13. Эталонный логический увел 3 включает микросхемы 14 и установочные элементы 15, необходимые для подключения к выводу микросхем 14 соединителя 8. Коммутатор 12 включает элементы И-ИЛИ-НЕ 16 и И-НЕ 17 и 18. Коммутатор 11 включает элементы НЕ 19 и И-ИЛИ 20.

Устройство для диагностики логических узлов работает следующим образом.

В режиме контроля по сигналу с блока 9 генератор 2 задает псевдослучайную испытательную последовательность на входы задатчиков 4 и 5.

Задатчики 4 и 5 преобразуют поступающий сигнал в соответствии с количеством выводов узлов 1 и 3, выделяют входы узлов l и 3 и задают на них последовательность диагностических тестов. Логические сигналы с входов и выходов узла поступают на первые входы блока 10 сравнения.

В эталонном логическом узле 3 необходимый для диагностики выход микросхемы, входящей в ЗЛЦ, выведен на соединитель 8, а вход микросхемы,на который работает данный выход, выведен на соединитель 7 (фиг. 3) . Для обеспечения нормального функционирования узла 3 необходимо замкнуть выход и вход микросхем, образующих одну ЗЛЦ. С этой целью блок 9 выдает на коммутатор 12 сигнал, разрешающий прохождение логического уровня с вы хода соединителя 8 через коммутатор l2 и эадатчик 5 на вход соединителя 7 и коммутатора ll. Блок 9 формирует указаний сигнал только по входам коммутатора 12, соответствующим выходам микросхем, входящих в

ЗЛЦ, выведенным на соединитель 6 для

5 8924 узла l и на соединитель 8 для узла 3. Для всех других входов коммутатора 12 соединитель 7 разрешает прохождение сигналов от генератора 2, которые поступают далее на входы уэ- у ла 3 и через коммутатор ll — на входы блока 10. Блок 9 формирует также сигнал на коммутатор ll, запрещающий прохождение логического уровня с выхода соединителя 8 через коммутатор ll lit на блок 10, так как логические состояния этих Выходов поступают на коммутатор 11, и, следовательно, на блок 10 с выходов эадатчика 5 тестов. Блок 10 сравнивает сигналы, поступающие на его входы с входов и выходов узлов 1 и 3, и в случае их несовпадения вы йдет на генератор 2 сигнал останова генератора 2 с целью фиксации негодности узла !. 20

В режиме диагностики блок 9 задает на генератор 2 сигнал, запрещающий останов его работы по несравнению в блоке 10, и размыкает ЗЛЦ, задавая сигнал, запрещающий прохожде- И ние логического уровня с выхода соединителя 8 на входы коммутатора 12, соответствующие занятым выходом со единителя 8. Одновременно блок 9 разрешает прохождение по этим входам 30 сигналов с выходов узла 1 через задатчик 5 и соединитель 7 на входы узла 3, запрещает прохождение соответствующих сигналов с выхода задатчика 5 через коммутатор il на блок 10 .у .и разрешает прохождение сигналов с выходов соединителя 8 через коммутатор 11 на блок 10.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

У 595735, кл. G 06 F !1/00, 1978.

2. Патент США !! 3614608, кл. 324-73, 1972 (прототип).

В результате выполнения указанной ® последовательности операций ЗЛЦ в узле 3 оказывается разорванной, ее выход подключен к соединителю 8, а вход — к выходу соответствующего элемента ЗЛЦ узла 1, т.е. образуются две логические цепи (одна в узле 1, другая в узле 3), состоящие из номинально одинаковых элементов, причем на

Э входы цепей подается один и тот же набор входных сигналов иэ узла 1. Наличие в узле.1 неисправного элемента приводит к тому, что иа .выходах цепей в узлах 1 и 3 формируются различные сигналы.

Поиск неисправного элемента в дан$5 ном случае производится при помощи методики поиска элемента, на выходе

45 б которого наблюдается неправильный сигнал, а на входах — правильные сигналы.

Таким образом, введение коммутаторов и соединителя обеспечивает возможность быстрого управления разрывом

ЭЛЦ при диагностике, что существенно повышает быстродействие устройства при поиске неисправностей в ЗЛЦ, хотя бы один из элементов которой является выходным элементом логического узла.

Предлагаемое устройство не позволяет повысить быстродействие при поиске неисправностей в ЗЛЦ, не содержащей выходных элементов.

Формула изобретения

Устройство для диагностики логических узлов, содержащее генератор псевдослучайной последовательности, соединенный первым входом с выходом программного блока, вторым входом — с выходом блока сравнения, выходом через первый задатчик тестов — с первым входом блока сравнения и входом первого соединителя, выход которого соединен с выводами диагностируемого логического узла, второй задатчик тестов, соединенный выходом через второй соединитель с первыми выводами эталонного логического узла, о т л и ч а ю щ е ес я,тем, что, с целью повышения быстродействия устройства, в него введены третий соединитель, первый коммутатор и второй коммутатор, выход которого соединен со входом второго задатчика тестов, первый вход — с выходом генератора псевдослучайной последовательности, второй вход — с первым входом блока сравнения, третий вход— с первым выходом программного блока, четвертый вход — через третий соединитель с вторыми выводами эталонного логического узла и с первым входом первого коммутатора, соединенного вторым входом с выходом второго эадатчика тестов, третьим входом -,. со вторым выходом программного блока, выходом — со вторым входом блока сравнения.

892445 фиа2

Составитель В. Дворкин

Редактор И. Юрковецкий Техред Ж. Кастелевнч Корректор ОЗаказ 1 1259772 тираж 74З Подписное

ВНИИПИ Государственного коиитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Рауяская наб а д. 4/5»

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4