Генератор случайных чисел

 

Colo 3 Советсини

Соцналистнчесиии

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. свид-ву(22) Заявлено 02; 09. 80 (21) 2979340/18-24 (5I)M. Кл.

6 Об F 7/58 с присоединением заявки М)Ьеударствиивй квмитет

С.CCP йе дидам извбретеиий и атирытий (23) ПриоритетОпубликовано 23 04.82 ° Бюллетень 1т 15

Дата опубликования описания . 25. 04. 82 (53) УД К681.

325 (088.. 8) Э.А. Бакановим, В.И. Новиков, Н.И. Мельник и Г.И.. Жуховицкий

Минский радиотехнический институт (72) А,вторы изобретения (71) Заявитель

154) ГЕНЕРАТОР СЛУЧАЙНЫХ ЧИСЕЛ

Изобретение относится к вычисли тельной технике, а именно к стохастическим устройствам для моделиро" вания случайных чисел, величин и процессов, и может быть использовано в стохастических вычислительных машинах в качестве модуля для генерирования потоков случайных чисел с заданными вероятностными характеристиками и марковского случайного,процесса с конечным множеством состояний, в автоматизированных моделирующих комплексах для решения задач методом статистических испытаний и в автоматизированных системах испытания объектов на случайные воздействия.

Известно устройство, позволяющее формировать потоки случайных чисел с произвольными требуемыми законами распределения и содержащее генератор равномерно распределенных случайных чисел, схему сравнения, блок памяти, генератор тактов, специализированный дешифратор, регистр формирова

2 ния случайного числа, входные и выходные вентили I1).

Известно устройство, позволяющее формировать случайные числа с произвольными требуемыми законами распределения, содержащее многоканальный генератор случайных импульсных потоков, схемы И, схему ИЛИ, вероятностный вентиль, регистр формирования случайного числа, схемы И регистра, устройство формирования адреса памяти,. блэк памяти и генераторраспределитель тактовых импульсов 32).

Недостатком известных устройств является низкое быстродействие, определяемое в основном временем считывания информации из блока памяти.

Наиболее близким к изобретению является генератор случайных чисел, содержащий блок управления, датчик .равномерно распределенных случайных чисел, схему сравнения, регистр маски, регистр числа, запоминающее устоойство и блок адреса на регистре

3 92 адреса, имеющем младшую и старшую часть.

Устройство позволяет формировать последовательности случайных. чисел с требуемыми законами распределения, а также марковские процессы.

При этом реализуется метод обратных функций, основанный на сравнении равномерно распределенных случайных чисел с значениями воспроизводимой функции распределения F(x1), отыскании интервала, для которого

F(x;)c f(F(x1gg ), и выдаче соответствующего данному интервалу значения х„. Устройство позволяет моделировать 2" различных законов распре деления, где и-разрядность старшей части -регистра адреса. Выбор закона осуществляется записью номера требу емого закона в старшую часть регистра адреса, На каждом такте работы устройства выполняется считывание кодов из запоминающего устройства, формирование равномерно распределенного случайного числа, сравнение кодов, запись в регистр блока адреса.

Наибольшие временные задержки возникают при обращении к запоминающему устройству, которое имеет емкость порядка десятков и сотен тысяч байтов (3 ).

Однако иэ-за конструктивных особенностей запоминающие устройства такого объема имеют сравнительно невысокое быстродействие, что снижает быстродействие данного устройства.

Цель изобретения - повышение быстродействия устройства за счет организации двухуровневой памяти, для чего на первом уровне используется сверхбыстродействующее запоминающее устройство сравнительно небольшого объема, а на втором - запоминающее устройство большого объема и сравнительно невысокого быстродействия.

Для достижения поставленной цели в генератор случайных чисел, содержащий датчик равномерно распределенных случайных чисел, вход которого соединен с первым выходом блока управления, а выход датчика равномерно распределенных случайных чисел соединен с первым входом блока сравнения, второй вход которого подключен к второму выходу блока управления, а выход блока сравнения подключен к информационному входу блока задания адреса, управляющий вход которого

2738

1о

35 ю

25 зо

4О

55 соединен с третьим выходом блока управления, а первый выход блока задания адреса соединен с первым адресным входом первого блока памяти, введены коммутатор, второй и третий блоки памяти, первый адресный вход второго блока памяти соединен с первым выходом блока задания адреса, второй выход которого соединен с входом третьего блока памяти, первый выход которого соединен с вторыми адресными входами первого и второго блоков памяти, а второй выход третьего блока памяти подключен к входу блока управления и управляющим входам первого блока памяти и коммутатора, первый информационный вход которого соединен с выходом первого блока памяти, второй информационный вход коммутатора соединен с выходом второго блока памяти, а выход коммутатора соединен с вторым входом блока сравнения, вход установки режима и вход запуска блока задания адреса являются соответственно первым и вторым входами устройства.

Кроме того, блок задания адреса содержит первый регистр сдвига, элемент задержки, элемент ИЛИ, второй регистр сдвига, у которого входы установки в единицу нулевого, m-ro, 2m-го; ..., {n-m)-ro разрядов и установки в нуль остальных разрядов соединены и подключены к выходу элемента ИЛИ, вход сдвига второго регистра сдвига подключен к управляющему входу блока задания адреса, информационные входы младших m разрядов являются ин- формационным входом блока задания адреса, выход нулевого разряда второго регистра сдвига подключен к управляющему входу первого регистра сдвига и к входу элемента задержки, выходы первого, второго, ..., (n-1)-го разрядов второго регистра сдвига являются первым выходом блока задания адреса и подключены к информационным входам соответственно первого, второго, ...,(n-1)-ro разрядов первого регистра сдвига выходы которого являются вторым выходом блока задания адреса, управляющий вход второго регистра сдвига соединен с входом установки режима блока задания адреса, вход запуска блока задания адреса соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента задержки.

922738 d

Укаэанные изменения приводят к увеличению быстродействия устройства за счет организации двухуровневой памяти, где первый уровень сос тавляют сверхбыстродействующие вто-. рое и третье запоминающие устройства сравнительно малого объема, а второй уровень - первое запоминающее устройство большого объема и сравнительно невысокого быстродействия. 10

На фиг. 1 приведена структурная схема генератора; на фиг. 2 - функциональная схема блока адреса; на фиг. 3 — функциональная схема блока управления; на фиг. 4 - временная 15 диаграмма сигналов на входе и выходах блока управления.

Генератор содержит датчик 1 равномерно распределенных случайных чисел, блок 2 сравнения, коммутатор 20

3; первый блок 4 памяти, второй блок 5 памяти, блок 6 задания адреса, блок 7 управления и третий блок

8 памяти.

Блок 6 задания адреса содержит первый регистр 9 сдвига и второй регистр 10 сдвига, элемент 11 задержки и элемент ИЛИ 12. Блок 6 имеет вход .13 установки режима и вход 14 запуска. ЭО

Блок 2 управления содержит элемент

И 15, элемент 16 задержки, триггер

17 с установочными входами, генератор 18 импульсов и элемент 19 задержки с двумя выходами.

Э5

Рассиот рим функции, выполняемые структурными компонентами устройства.

Датчик 1 формирует независимые, распределенные на интервале 0-1 случайные числа. Очередное число вырабатывается датчиком по сигналу íà его входе.

Коммутатор 2 выполняет подключение к входу схемы 2 сравнения при

45 одиночном сигнале на управляющем входе выхода блока 4 и при нулевом сигнале на управляющем входе выхода блока.5.

Блоки 5 и 8 памяти сверхбыстродействующие, блок 4 памяти — обычное за50 поминающее устройство, например, на ферритовых сердечниках. Блоки 4 и.5 памяти имеют первые адресные входы, определяющие адрес ячейки внутри страницы, и вторые адресные входы, 55 определяющие собственно адрес страницы. Блок 4 памяти имеет также управляющий вход, единичный сигнал на котором разрешает работу устройства в режиме считывания. Блок 8 памяти имеет два выхода. При считывании информации из ячеек устройства 8 и разрядов считанного кода поступают на первый выход, а (и+1)-й разряд - на второй выход блока 8.

Блок 6 содержит первый и -разрядный регистр 9, второй (n+1)-разрядный регистр 10, элемент ll задержки и элемент ИЛИ 12.

Вход 13 установки режима позволяет настраивать блок 6 либо на формирование случайных п- разрядных чисел (нулевой сигнал на входе 13), либо на формирование состояний однородного марковского процесса, имеющего два состояния (единичный сигнал на входе 13). Вход 14 запуска предназначен для установки начального состояния регистра 10.

Регистр 10 служит для формирования случайного числа (или случайного состояния марковского процесса) и имеет

S-входы установки в единицу О-го, m-го, 2m-го, ... (и-m)-го разряда, R-входы установки в нуль остальных разрядов, информационные 0-входы младших m разрядов и управляющий

С-вход сдвига в сторону старших а разрядов. В процессе моделирования содержимое регистра 10 (раэряды

1-n ) определяет адрес ячейки внутри страницы.

Регистр 9 предназначен для хранения в процессе моделирования либо номера формируемого распределения случайных чисел Ч„(х), лиЬо преды- дущего состояния марковского процесса и имеет информационные D-оходы О-го, l-ro, ... (и-1)-со разрядов, управляемый С-вход занесения информации, управляющий Ч-вход разрешения занесения информации.

В процессе моделирования содержимое регистра 9 определяет адрес страницы запоминающего устройства.

Блок 2 сравнения на каждом j-м такте работы устройства формирует

m разрядов случайного числа в результате сравнения по методу обратных функций равномерно распределенTI1 ного случайного числа и 1=2 -1 значений дискретной условной функции распределения Р(х /х„„ ), где

У 3-1 хб,,1 - значение случайного числа, сформированного на j-1 предыдущих тактах работы устройства. Блок ? управления служит для генерирования

92273

7 тактовых импульсов У<, Y(1> У . В качестве примера конкретного выполнения на фиг. 3 приведена функциональная схема блока 7, а на фиг. 4временные диаграммы сигналов на его входе и выходах.

В момент запуска триггер 17 уста-. навливается в единичное состояние.

Запускаются генератор 18, вырабатывается сигнал "1", поступающий на элемент 19 задержки, на выходах которого последовательно возникают сигналы Уу и Yg (фиг. 4, момент

t -t „). Если сигнал П имеет нулевое значение, то элемент И 15 закрыт, триггер 17 состояния не изменяет, и по очередному сигналу У „ генератора 18 сигнал повторяется. Такой цикл блока 7 будет называть быстрым.

Если сигнал "П" имеет единичное 2в значение, то импульс У проходит че-. рез элемент И 15 на вход элемента

16 задержки и одновременно сбрасывает триггер 17. Работа генератора

18 прерывается (момент t на фиг. 4). 2$

8 момент t. g выходной сигнал элемента 16 задержки устанавливает триггер

17 в единичное состояние, запускается генератор 18, вырабатывается У„ и т.д. Такой цикл будет называть мед. зф ленным.

Работу устройства для вероятностного моделирования рассмотрим на примере генерирования последовательности случайных чисел, распределен- . ных на интервале 10-151, разрядности å4, годчиняющихся функции распределения, которая представлена значениями в равноотстоящих точках квантования X=0,16. При этом на каждом такте работы устройства формируется m=2 разряда чисел. На первом такте ()1) оаботы устройства формируется код старших нулевого и первого разрядов числа, при этом используются значения дискретной условной функции распределения Г(х O)= (х"), а собственно формирование выполняется соглас но правилам

О, при О=Ч(0) < „< Ч(4) 1

4, при q(4)g „«(8);

3, при Ч(8) < )„< (1(12);

12. при Ч(12) < Ч (16) =1 °

На втором такте ()2) формируется код второго и третьего разрядов

$$ ñàà, пои этом используются эначеб

ЧЯИ(к ):

Ч(М)-ч((") 8 8 где х =х "+ М, 4 =0,4. Так, если х" =8, то формирование х выполняется согласно правилам

8, при 0 F(8 /8 )

9 при F(9 /8 )<((Г(10 /8"); lO, ири F(l f(8 М с р(11 /8 1;

11, при F(11/8"), < F(12Ð/8")-1

Устройство может быть настроено на

2" независимых распределений 9< (х) или на однородный марковский процесс с 2 состояниями. При этом, для хра5 нения множества значений условных функций распределения fF (x jx ")), соответствующих либо распределению

9<(х), либо tc-й строке матрицы переходных вероятностей марковского процесса, отводится одна страница или в блоке 4 памяти или в блоке 5 памяти. Загрузка выполнлется таким образом, что в блоке 5 памяти записываются значения (Ft(x>/х1 " )), обращение к которым в процессе моделирования наиболее вероятно, оставшиеся значения (F(((x /x )) записываются в блоке 4 памяти.

Пусть блок 5 памяти имеет четыре страницы, в запоминающее устройство4"12 страниц. Пусть устройство настроено на моделирование 2 =16 независимых распределений либо марковского процесса с 16-ю состояниями, причем загрузка выполнена таким образом, что значения (F (x /x )1 для

1=3, 7, 8, 12 записаны s блок 5 памяти, а для остальных <- в блок 4 памяти. При этом соответствие номера адресу страницы блока 5 памяти или блока 4 памяти приведено соответственно в табл. 1 и 2. блок 8 памяти выполняет функции преобразования номера 1< в адрес страницы блоков 4 или 5 памяти. Каждая ячейка блока 8 памяти содержит адрес страницы блоков 4 или 5 памяти и признак "П", единичное значение которого указывает, что страница находится в блоке 4, а нулевое значение указывает, что страница находится в блоке 5. На адресный вход блока

8 памяти с выхода блока 6 адреса поступает номер 1<, в результате чего из %-й ячейки выполняется считывание номера страницы. -Для случая, когда блоки 4 и 5 памяти загружены согласно табл. 1 и 2, загрузка блока 8 памяти должна соответствовать табл. 3.

Расположение значений (F(((х /х " )3 внутри страницы может быть различ9 92273 ным и определяется организацией блока 6 адреса. 8 предлагаемом устройстве значения jF,(õ /õ " )> располагаются по адресам 1, определяемым по формуле S

Иэ восьмой ячейки блока памяти

8 считывается адрес страницы 2 и признак "П"=О, по которому запрещается считывание информации из блока 4, выход блока 5 памяти подключается коммутатором 3 к входу схемы 2 сравнения, устанавливается быстрый цикл блока

7 управления. Из ячейки с двоичным адресом 0100 второй страницы блока

5 считываются значения jF8.(x"/0)» .

По У1 формируется равномерно распределенное число f,,по У выполняется сравнение и значение FS(x /О)» и т.д. аналогично предыдущему за ис" ключением того, что считывание зна" чений jFg(x /x") выполняется иэ

I где r=n/m — число тактов ) работы устройства для формирования и-разрядного числа при моделировании на каждом такте m разрядов числа.

При п=4 и m=2 расположение значений Г<(х /x ")) внутри страницы соответствует табл. 4.

Рассмотрим работу устройства при моделировании независимых последовательностей случайных чисел, подчиняющихся 2 =16 функциям распределения, при этом загрузка запоминаю щих устройств 5, 4 и 8 выполнена согласно табл. 1"; 2 и 3 соответственно, На вход 13 установки режима блока

6 поступает нулевой сигнал, опреде ляющий режим моделирования случайных чисел.

Пусть в регистре 9 установлен номер распределения К=13.

По сигналу, поступающему на вход запуска блока 6, в регистре 10 устанавливается двоичный код 10100, содержимое младших разрядов которого (0100) передается на первый выход блока 6 и является адресом ячейки внутри страницы памяти. Так как в регистре 9 установлен номер К=13 (мо" мент времени t< на фиг. 4), то из тринадцатой ячейки блока 8 памяти выполняется считывание адреса страницы 9 и признака "Пнв1, разрешающе-го считывание информации из блока

4. Коммутатор 3 подключает выход блока 4 к информационному входу блока 2 сравнения, блок 7 управления настраивается на медленный цикл, так как предполагается считывание значений jF „ (х /x> " )» из сравнительно медленного блока 4 памяти. 8 момент

50 времени t> вырабатывается сигнал У1, по которому равномерно распределенное число поступает с выхода датчика 1 на первый информационный вход блока 2 сравнения. Одновременно на второй информационный: вход блока 2

55 сравнения с выхода блока 4 поступают значения 1Г (х"/0)», считанные из ячейки с двоичным адресом 0100 девя-, 8 10 той страницы блока 4 памяти. По У выполняется сравнение числа и значений jF

К моменту времени t> иэ ячейки с двоичным адресом 00 qoq „ девятой страницы блока 4 выполняется считывание значений (F, (х /x")» . В мо" мент t> вырабатывается У,. формируется очередное равномерно распределенное случайное число . По У выполняется сравнение числа ° с значениями fF (х /x ), в результате чего f формируется двоичный код q>q> младших разрядов случайного чисгa. По

У выголняется сдвиг содержимого регистра 10, в результате чего в нем устанавливается двоичный код

0qoqaq@qq tAe Qo 1 ч и Ч собственно сформированное случайное число, а сигнал с 0-ro выхода регистра 10 является признаком окончания формирования случайного числа. Срабатывает элемент 11 задержки, с выхода которого задержанный сигнал через элемент ИЛИ 12 устанавливает в регистре начальный двоичный код

10100. Далее цикл работы устройства повторяется.

Пусть в регистре 9 установлен номер распределения К=8, в регистре

10 — начальный двоичный код 10100.

11 92 блока 5, и цикл "работы блока 7 управления быстрый.

Рассмотрим работу устройства,при моделировании однородных марковских процессов с 2 16 состояниями, при и этом загрузка запоминающих устройств

5, 4 и 8 выполнена согласно табл. 1, 2 и 3 соответственно.

На вход 13 установки режима блока

6 поступает единичный сигнал, определяющий режим моделирования случай" ного марковского процесса.

Пусть в регистре 9 установлено начальное состояние процесса 1=7.

По списку, поступающему на вход 14 дапуска блока 6, в регистре 10 устанавливается начальный двоичный код, 10100. Из седьмой ячейки блока 8 считывается адрес страницы 1 и признак "П" О, по которому запрещается чтение информации иэ запоминающего устройства 4, выход блока 5 памяти подключается коммутатором

3 к информационному входу схемы 2 сравнения, устанавливается быстрый цикл блс!ка 7 управления. Иэ ячейки с двоичным адресом О!00 блока 5 счи" тываются значения IF (x"/0) .

Далее аналогично предыдущему вырабатываются сигналы У„, У1 и У3, a . результате 2 " циклов работы устройства в регистре 10 формируется двоичный код 0q0q q1q>.. од Oqoq q1q3 является очередным состоянием марковского процесса. Сигнал с нулевого выхода регистра 10 поступает на : С-вход регистра 9, и так как на

Ч-входе регистра 0 присутствует разрешающий сигнал, то код q0q„qiq переписывается в регистр 9. далее срабатывает элемент 11 задержки, сигнал. с выхода которого через элемент

ИЛИ 12 устанавливает в регистре 10 начальный код 10100.

Пусть сформированныи код q q„q

= k 5. Иэ пятой ячейки запоминающего устройства 8 считывается адрес страницы 4 и признак "П"1, по которому разрешается считывание информации иэ блока 4 памяти, выход блока 4 подключается коммутатором 3 к выходу блока 2 сравнения, устанавливается медленный режим работы блока 7. Далее аналогично предыдущему формируется следующее состояние марковского процесса при условии, что считывание значений (Fg(x /x ")) выпол2738

55

f0

И

50 няется иэ четверти страницы устройства 4 при медленном цикле работы блока 7. Сформированное состояние процесса переписывается в регистр

9, устанавливается начальный код

10100 в регистре 10 и т.д.

Если первый блок 4 памяти является каналом многоканальной памяти

ЭВМ, то работа устройства в целом не отличается от рассмотренной, за исключением того, что в ячейки блока

8 памяти, содержащие значение признака "П =1, загружаются адреса областей оперативной памяти ЭВМ, в которых записаны значения Г (х4 /x>-" )), При считывании содержимого ячейки блока 8 признак "П"=1 поступает на вход запроса канала оперативной памяти, в результате чего канал выделяется для работы с устройством. Иэ ячейки с адресами, определяемыми кодами на адресных входах канала, считываются значения (F<(x>/х -" )). Как только признак "П"=О, канал оперативной памяти освобождается.

Перед началом моделирования выполняется загрузка блока 8 в соответствии с размещением значений )F<(X /х - t)j

I в оперативной памяти ЭВМ. Ограничений на расположение значений

)F@(x?/x" ")) в оперативной памяти ЭВМ не накладывается, что позволяет для управления устройством использовать программы с нефиксированным расположением в оперативной памяти ЭВМ.

Таким образом, предлагаемое устройство обладает рядом технических преимуществ перед известными, так как сочетает высокое быстродействие с эффективным использованием памяти, что достигается за счет применения быстродействующего блока 5 памяти для хранения значении (F<(x /х " )) для тех М, вероятность обращения к которым в процессе моделирования наиболее высока, и сравнительно медленного блока 4 памяти для хранения значений IF<(x /х )) для остальных М.

Устройство целесообразно использовать совместно с ЭВМ, при этом управление им осуществляется программно, а программы управления могут загружаться в любую область оперативной памяти ЗВМ.

922738

Т а

14 блица 1

Адрес страницы 0 1 блока

2 3

Номер k.3 7 8 12

Таблица 2

/.

Адрес страницыблока4 О 1 2 3 4 5 6 7 8 9 10 12

Pк 01 2 4 5 6 9 1011 1314 15

Таблица 3

Адрес ячейки блока 8 О 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Содержимое Номер страячеики бло- ницы (p-ды О 1 2 О 3 4 5 1 2 6 7 8 10 11 ка 8 1-n ) Признак "П"

1 1 1 О 1 1 1 О О 1 1 1 О l 1 разряд Oj

Таблица 4

Номер такта j 1

Значение х "

Адрес ячейки в странице

00 00 00 01 00 10 00 11

01 ОО

jF (х /D)j (F (x д )3 (р„(хЧ4. I3 (F<(х /8 )5 (Fz(x/12 )I

Содержимое ячейки

Формула изобретения

1. Генератор случайных чисел, содержащий датчик равномерно распределенных случайных чисел, вход которого о соединен с первым выходом блока управления;.а выход датчика равномерно распределенных случайных чисел соединен с первым входом блока сравнения, второй вход которого подключен к второму выходу блока управления, а выход блока сравнения подключен к информационному входу блока задания адреса, управляющий вход которого соеди" нен с третьим выходом блока управления, а первый выход блока задания адреса соединен с первым адресным входом первого блока памяти, о т л и— ч а ю шийся тем, что, с целью повышения быстродействия устройства, он содержит коммутатор, второй и третий блоки памяти, первый адресный вход второго блока памяти соединен с первым выходом блока задания адреса, второй выход которого соединен с входом третьего блока памяти, первый выход которого соединен с вторыми адресными входами первого и второго блоков памяти, а второй выход третьесо блока памяти подключен к входу блока управления и управляющим входам первого блока памяти и коммутатора, первый информационный вход которого соединен с выходом первого блока памяти, второй информационный вход коммутатора соединен с выходом второго блока памяти, а выход коммутатора соединен с вторым входом блока сравнения, вход установки режима и вход запуска блока задания адреса являются соответственно первым и вторым входами устроиства.

2. Генератор по и. 1, о т л ич а ю шийся тем, что блок задания адреса содержит первый регистр сдвига, элемент задержки, элемент

ИЛИ, второй регистр сдвига, входы установки в единицу нулевого, m-го, 2m-го ... (n-m)-го разрядов и установки в нуль остальных разрядов которого соединены и подключены к выходу элемента ИДИ, вход сдвига второго регистра сдвига подключен к управляющему входу блока задания адреса, информационные входы младших а разрядов являются информационным входом блока задания адреса, выход нулевого разряда второго регистра сдвига подключен к управляющему входу первого регистра сдвига и к входу элемента задержки, выходы первого, второго... (n" "1)-го разрядов второго регистра сдвига являются первым выходом бло- ка задания адреса и подключены к информационным входам соответственно первого, второго... (и 1)-го разря2738 16 дов первого регистра сдвига, выходы которого являются вторым выходом блока задания адреса, управляющий вход второго регистра сдвига соединен с входом установки режима блока задания адреса, вход запуска блока задания адреса соединен с первым входом элемента ИЛИ, второй вход которо.

ro соединен с выходом элемента заtO держки.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

ts И 378826, кл . 6 06 F 1/02, 1971.

2. Авторское свидетельство СССР

М 430368, кл. G 06 F .1/02, 1972.

3 ° Авторское свидетельство СССР

Н 488212, кл. G 06 F 15/20, 1973 (йрототип), вериг.1

922738

Составитель А. Карасов

Редактор В. Данко Техред И,Гайду Корректор М. Коста

Закаэ 25 2/ Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж- 35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,