Цифровой функциональный преобразователь

 

ОПИСАНИИ

И ЗОВРЕТЕН ИЯ к лвто сковв свидетельств (ii>922760

Союз Советсиин

Социалистическин

Республик (61) Дополнительное к авт. свид-ву „744с9с (22) Заявлено 18.01 ° 80 (2! 2870544/18-24 (5l)N. Кл.

G Об F 15/31 с.присоединением заявки М (бнудррстэинзмн квинтет

CCCP ае делаю нзайрвтеннй н етнрытнй (23) Приоритет

Опубликовано 23.04. 82. Бюллетень М lg

Дата опубликования описания 2у, 04. 82 (53} >ДК б81. 3 (088.8) {72) Авторы изобретения

-А.И.Оранский и А,Л.Рейхенберг (Tl) заявители — I (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к цифоо- вой вычислительной технике и может найти поименение аля аппаратной реализации вычисления Функций.

По основному авт.св. M 744595 известен цифровой преобразователь, содержащий блок анализа, первый и второй сумматоры-вычитатели, первый и второй регистры и блок управления, причем выход первого регистра соединен с первым входом пер« вого сумматора-вычитателя, выходы блока управления соединены с yn" равляющими входами nepsoro и второго регистров и тактовыми входами первого и второго сумматоров-вычи" тателей, выходы которых соединены с входами блока анализа, первый выход которого подключен ко входу блока управления, а второй выход соединен с управляющими входами первого и второго сумматоров- вычитателей,выход второго регистра соединен с первым входом второго сумматора-вычитателя,вторые входы первого и второго сумматоров-вычитателей соединены с информационными входами соответственно второго и первого и являются входами преобразователя.

Преобразователь предназначен для вь1числения функции частного суммы . квадратов на сумму двух аргументов )1) .

10, Недостатком известного преобразователя является то, что он не предназначен для вычисления других функций.

Цель изобретения - расширение функ» циональных возможностей за счет доlS полнительного вычисления кроме частФ ного суммы квадратов на сумму двух аргументов, также частного разности аргументов на их сумму.

Поставленная цель достигается тем, что в преобразователь введены третий и .четвертый сумматоры-вычитатели и блок хранения констант, причем вход блока хранения констант соединен с первым выходом блока управ22760 4 н нены с входом сдвига регистра. При р- параллельном выполнении регистр может быть реализован в виде сдвигающей матрицы.

Блок 8 анализа может содержать схему сравнения, входы которой являются входами блока 8, Первый и второй выходы схемы сравнения через первый и второй элементы И соединены с входами триггера, Третий выход схемы сравнения (равенство x=y) соединен через третий элемент И с первым выходом блока 8 анализа. Вторые входы всех элементов И соединены с вторым выходом блока 9 управления.

Блок 7 хранения констант вида

-U

2 " может быть реализован на сдвиговом рециркуляционном регистре, старший разряд которого соединен со схе мой установки единицы, а на вход сдвига регистра подаются сдвигающие тактовые импульсы (второй выход блока 9 управления). Блок 7 хранения констант может быть реализован в виде одностороннего запоминающего устройства.

Работа данного преобразователя основана на одновременном решении системы рекуррентных разностных уравнений в интерационном процессе.

3 . 9 ления, второй выход которого соедине с тактовыми входами третьего и четве того сумматоров-вычитателей, первые входы которых соединены с выходом блока хранения констант, установочный вход которого соединен с входом установки в единицу преобразователя, выход блока анализа соединен с управ ляющими входами сумматоров-вычитателей, вторые входы которых соединены с входом установки в ноль преобразователя.

На чертеже приведена блок-схема преобразователя.

Преобразователь содержит сумма- торы-вычитатели 1-4, регистры 5-6, блок 7 хранения констант, блок Ц анализа и блок 9 управления.

Входами преобразователя являются информационные вхо)1ы регистра 5 (для аргумента х) и регистра 6 (для аргумента s), установочный вход блока

7 хранения констант (для записи единицы) и вторые входы сумматоров вычитателей 3-4 (для установки нуля). Стартовый импульс (начало вычисления ) подается на второй вход блока 9 -управления.

Выходами преобразователя являются выходы сум аторов-вычитателей

1-4.

Сумматор-вычитатель 1-4 может быть выполнен иэ одноразрядного сумматора-вычитателя и накопительного сдвигового регистра. Первый вход одноразрядного сумматора является первым входом сумматора-вычитателя, второй вход которого является инфор» мационным входом регистра, выход которого является выход сумматоравычитателя. Выход младшего разряда регистра соедИнен с другим входом одноразрядного сумматора-вычитателя, выход которого соединен с входом старшего разряда регистра. Тактовый вход соединен с входом сдвига регистра. Управляющий вход соединен с входом одноразрядного сумматоравычитателя, сигнал на котором управляет режимом сложения-вычитателя по первому входу. Сумматор-вычитатель может быть реализован так же на параллельной комбинационной схеме.

Регистр 5 или 6 содержит регистр и элементы: И и ИЛИ. Выход (от младшего разряда) регистра соединен через элемент И со своим входом (вход старшего разряда). Выходы блока управления 9 через элемент ИЛИ соеди-(3И) М Р

З=У. :У+С Х1

О 3ч Х+У (1а1) gq cY х =х. х. *x- .хх х —— б И 3 .х я Х у

+1 Мц )(-3 7$

Я 8ф("-У) 1-0 ...,в, - 1 пРиХ -)((О

Z =О 2> =l.к 1

-(i<<) Х-$

O Ч3 3 ХУ (0 "-x

"О,)+1 "3 4 . " Х+Ч где n - -число разрядов аргумента.

Все уравнения решаются одновременно (х„ в сумматоре-вычитателе 2;

3Е y„ в сумматоре-вычитателе 11 2 „ в сумматоре-вычитателе 3; U> в сумматоре-вычитателе 4, оператор ц определяется в блоке 8 анализа, велйчина х - " получается в регистре 5, величина у2 "(> " получается в регистре Ь, величина 2 ) формируется в блоке 7 формирования констант), причем каждое из уравнений может

922760

В сумматорах-вычитателях 1-2 содержится значение функции (х + у<)/

t(x + у),. в сумматоре-вычитателе 3 содержится значение функции .(х - у)/

/(х + у), а в сумматоре-вычитателе 4 содержится значение функции (j - x)/

/(х+ у).

Максимальное время вычисления одновременно трех указанных функций в предлагаемом преобразователе при использовании последовательных сумматоров=вычитателей в тактах равно

Т,„а„(п(п+в+1),где в =1 1оц п(- число дополнительных разрядов регистров и сумматоров для компенсации Погреш" ности усечения чисел при сдвиге. Максимальное время вычисления при параллельном вычислении каждой итерации (при использовании параллельных сумматоров-вычитателей) в тактах равно

Трах с 2п .

Точность, вычисления определяется длиной разрядной сетки преобразователя и соответственно числом итераций. Повышение точности приводит к увеличению аппаратурных затрат и увеличению времени вычисления.

По сравнению с известным предлагаемый преобразователь обладает расширенными функциональными. Возможностями, поскольку обеспечивает одновременно с вычислением функции (x + ) / (x +М ) также вычисление функций (х - у} / (х + у) и (у - х)/

/(x + у), причем время вычисления остается прежним. Расширение функциональных возможностей достигается путем минимальных затрат, путем добавления только двух сумматоров-вычитателей и блока формирования констант.

Предлагаемый преобразователь предназначен для аппаратной реализации вычисления указанных функций, которые находят широкое применение в измерительной технике (для подсчета коэффициента модуляции, определения относительных погрешностей), в радиолокационной технике (например, при нормировании сигналов условных ошибок, при автосопровождении и т.д.), в специализированных вычислителях для научных расчетов и управления технологическими процессами и физическими объектани. формула изобретения

Цифровой функциональный преобразователь по авт.св. Р 744595, о твычисляться либо последовательно, либо параллельно.

Вычисления в предлагаемом преобразователе осуществляются следующим образом.

Перед началом работы в регистр 5 и

=умматор-вычитатель 2 устанавливает.. я пеРвый аргумент х, в регистр 6 и в сумматор-вычитатель 1 устанавливается второй аргумент у. При послеlO .довательном принципе вычисления в блок

7 формирования констант заносится единица (старший разряд регистра блока 7) .На вторые входы сумматоров-вы15 читателей 3-4 подается сигнал уста" новки нулевого значения. Затем на блок 9 управления подается стартовый импульс. С первого выхода блока 9 управления на регистры 5-6 и блок 7 хранения констант подается тактовый импульс, который сдвигает . значения регистров на оДин двоичный разряд вправо от двоичной запятой. Затем тактовые. импульсы с второго выхода блока 9 управления прод25 вигают содержания регистров 5-6 и регистры блока 7 на входы соответствующих сумматоров-вычитателей 1-4.

В последних производится сложение или вычитание поступающих операндов с предыдущими значениями.

Режим сложения-вычитания на следующей итерации определяется по. разности х - у в блоке 8 анализа.

В случае положительной разности (х ° — у >,0) с второго выхода блока

5 анализа выдается сигнал q (в ви.1 де уровня напряжения), который определяет сложение в сумматорах40 вычитателях и 3 и вычитание в сумматорах-вычитателях 2 и 4. При отрицательной разности в сумматорахвычитателях 2 и 4 выполняется сложение, а всумматорах-вычитателях 1

45 и 3 выполняется вычитание. Изменение сигнала q производится после

9 выполнения каждой итерации в момент появления тактового импульса на первом выходе блока 9 управления.

При выполнении и итераций или при равенстве содержания в сумматорах-вычитателях 1 и 2 вычисления заканчиваются и блок управления ïåрестает выдавать тактовые импульсы.

Для большинства значений аргументов х и у вычисления заканчиваются на итерации, номер которой 1 значитель-, но меньше значения и

Составитель А.Зорин ,Редактор Н.Пушненкова Техред С, Мигунова Корректор И.Демчик Заказ 2583/65 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, W-35, Раушская наб., д. 4/5 т

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

9 л и ч а ю шийся тем, что, с целью расширения Функциональных возможностей путем дополнительного вычисления разности аргументов на их сумму, в него введены третий и четвертый сумматоры-вычитатели и блок хранения констант, причем вход блока хранения констант соединен с первым выходом блока управления, второй выход которого соединен с тактовыми входами третьего и четвертого сумматоров-вычитателей, первые входы которых соединены с вы22760 8 ходом блока хранения констант, установочный вход которого соединен с входом установки в единицу преобразователя, выход блока анализа соединен с управляющими входами сумматоров-вычитателей, вторые входы ко" торых соединены с входом установки в ноль преобразователя.

Источники инФормации, 30 принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 744595, кл. G 06 F 15/31, 16.11.78 (прототип).