Устройство для вычисления стандартных функций

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К ASTOPCNOMY СВИДИтВЛЬСтвю

Союз Соввтсинк

Соцнапнстнчвсинк

Республик

< 942032 (61) Дополнительное к авт. свид-ву(22) Заявлено 24. 10. 80 (21) 3219394/18-24 с присоединением заявки М вЂ”(23 ) П рноритет —. (5l)M. Кл.

G 06 F 15/20

G 06 F 1/02 (Ьеудвретееееый каеетет

СССР ае явлен кеееретеккй к втериткй (53) УДК 681. 325 (088.8) Опубликовано 07 07. 82. Бюллетень М"25

Дата опубликования описания 07. 07 . 82 (72) Автор изобретения

Б.М. Дворецкий

1 ! ,, >„fj

-:!A (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫ4ИСЛЕНИЯ

СТАНДАРТНЫХ ФУНКЦИЙ

Изобретение относится к вычислительной технике, в частности к устройствам для вычисления стандартных функций.

Известно устройство, содержащее

5 накопитель, сумматор, блок местного управления и регистр сдвига, последовательно соединенный с регистром входного слова. В накопителе каждому числу, записанному в старших разрядах регистра входного слова, соответствует базисное выходное слово и ряд приращений. Результат получается путем суммирования базисного слова и одного из приращений, соответствую" 15 щего коду младших разрядов регистра входного слова 1).

Недостаток этого устройства " нерегулярность структуры и большой 2о объем оборудования.

Наиболее близким по своей техни" ческой сущности к предлагаемому является устройство для вычисления адресов табличных функций, содержащее регистр адреса команд, выходы которого соединены с первой группой входов сумматора и через регистр адреса " с входами блока памяти, выходы которого через выходной регистр соединены с второй группой входов сумматора и с первой группой входов регистра аргумента, выходы которого соединены с третьей группой входов сумматора, выходы которого соединены с первой группой входов устройства, управляющий вход которого соединен со счетным входом регистра адреса, а вторая группа входов регистра аргумента соединена с второй группой .входов устройства, причем выходы ре гистра аргумента соединены с входами злементов И первой группы, выходы которых соединены с четвертой груп" пой входов сумматора. В этом устройстве в блоке памяти хранятся табличные значения функций, расположенных в ячейках в виде таблиц с постоянно3, 9420 переменным шагом по адресам, и узловые значения аргумента (2).

Недостатком известного устройства является низкое быстродействие, обьясняемое тем, что получение табличного значения происходит в два этапа

На первом этапе реализуется итерационный процесс поиска некоторого поддиапазона, в котором лежит значение аргумента, путем последовательного tO

На чертеже приведена функциональная схема устройства для вычисления стандартных функций, Устройство содержит регистр 1 аргумента, выход первого младшего разряда которого соединен с первым входом дешифратора 2 и с прямым входом элемента 3 запрета. Второй вход дешифратора 2 соединен с выходом второго разряда регистра 1, остальные

n - 2 рязряда которого соединены через сумматор 4 адреса с входами первого блока 5 памяти и непосредственно — с входами второго блока 6 памяти. Разрядные выходы блоков 5 и

6 соединены соответственно с первой и второй группами входом сумматора

7, Ниже первая группа входов сумматора 7 обозначена шиной А, а втораяшиной В. Каждый 1-й разрядный выход сумматора 7 соединен с i -м входом первой группы входов мультиплексора

8 для передачи информации без сдвига и с j + 1 - м входом второй группы входов мультиплексора 8 для передачи информации со сдвигом на один разряд вправо, причем к старшему вхОду втОрОй Группы вхОдОВ мульти плексора 8 подключен выход переноса сумматора 7. Сумматор 7 имеет два управляющих входа: первый 9 и второй

10, служащих соответственно для настройки сумматора 7 на сквозную пе- . редачу информации с шины А или шины

В на выход сумматора, При отсутствии сигналов на входах 9 и 10 сумматора сравнения значения аргумента с узловыми значениями. Второй этап сводится к получению табличного значения воспроизводимой функции путем выборки этого значения из памяти. Кроме того, в ряде случаев не удается получить существенного сокращения необходимого обьема памяти по сравне" нию с постоянным шагом расположения по адресам табличных значений функ20 ции

Недостатком известного устройства является также нерегулярность расположения информации в блоке памяти.

При этом известный способ получения табличных значений функций не позволяет воспроизводить немонотонные функции, что сужает класс воспроизводимых функций, а известное устройство характеризуется сложностью

30 подготовки исходной информации, необходимой для воспроизведения стандартных функций во всем диапазоне изменения аргумента, Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для вычисления стандартных функций, содержащее регистр аргумента, первый блок памяти, сумматор и выходной регистр, при этом вход устройства соединен с входом регистра аргумента, введены дешифратор, элемент запрета, сумматор адреса, второй блок памяти, мультиплексор и элемент ИЛИ, причем выходы двух 5 младших разрядов регистра аргумента соединены с входами дешифратора, а выходы старших разрядов - с входами сумматора адреса и второго блока памяти, выходы суммы сумматора адреса подключены к входам первого блока памяти, а выход переноса - к первому входу элемента ИЛИ и инверсному входу элемента запрета, прямой вход которого подсоединен к выходу первого разряда регистра аргумента, первая и вторая группы информационных входов сумматора соединены с выхода32 ф ми соответственно первого и второго блоков памяти, первый управляющий вход - с первым выходом дешифратора, а второй управляющий вход - с выходом элемента ИЛИ, второй вход элемента ИЛИ подключен к второму выходу дешифратора, третий выход которого подключен к входу переноса сумматора адреса, i -й вход первой группы и

1 + 1 - и вход второй группы мультиплексора соединены с 1-и выХОдом сумматора, где 1 - i n, n - число выходов первого или второго блока памяти, выход переноса сумматора соединен со старшим входом второй группы входов мультиплексора, выходы мультиплексора подключены к входам выходного регистра, а управляющий вход мультиплексора — к выходу элемента запрета, при этом выходы выходного регистра соединены с выходами устройст ва

5 9420

7 последний выполняет обычную функцию арифметического сложения. Вход

9 сумматора 7 соединен с первым вы ходом дешифратора 2, а вход 10 - с р выходом элемента ИЛИ 11, первый вход $, которого соединен с вторым выходом дешифратора 2, а второй вход - с инверсным входом элемента запрета и с выходом переноса сумматора 4 адреса, вход переноса которого с еди- 142 нен с третьим выходом дешифратора 2.

Выход элемента 3 запрета соединен с управляющим входом 12 мультиплексора 8, выходы которого соединены . с входами выходного регистра 13. 1$

Подготовка исходной информации, записываемой в блоки 5 и 6, осуществляется следующим образом. Обозначим множество всех значений дискретного аргумента через 20

Х 1 Х! !j j 0 1 2 2 Здесь n - количество двоичных разрядов без учета знаков, которыми представлен аргумент х. Удалим из множества Х множество значений аргумента х имеющих нечетные индексы, и обозначим его через

И

Х, = х,), г = 1,3 5,...,2 +1,...,2.-1зв

Очевидно, что оставшееся множество значений Х = Х/Х состоит из точек аргумента, имеющих четные индексы

М

X =(xpJ 0=0,2,4,...,2,...,2 - 2.

Для всех значений аргумента х, принадлежащих множеству Х2, вычисляются значения функции f(x ), р = 0 2 " ° ° 2к ° 2 2 °

Это множество обозначим через

М, = (f(xpj1, р = 0,2,4,...2,...,2 "2

Иножество Yg разобьем на два подмножества

V = (х )) 5=0,4,8,...4„,...,2 -4

Yq=ff (хе) l=2 6 10 4 0.2»2 «2»

222

Здесь 0 к;-, очевидно, что $0

Ц

V = Y VY . Значения функции

2. я хъ Y", S = 0,4,8,. ° 4к, ° ° °,2 -4 размещаются в порядке возрастания адресов друг за другом в первом блоке

$$

5 памяти а значения функции

f (хр) У<, 2=2,6, 10,...4к+2,...,2 -2 размещаются аналогичным образом во втором блоке 6 памяти. При этом мас"

32 6 сив У во втором блоке 6 памяти начинается с того же адреса, начиная с которого расположен массив Yf в первом блоке 5 памяти. Так например, в первом болке памяти 5 по нулевому адресу размещается f(x ), а во втором блоке 6 памяти по этому же адресу размещается f(x ), по первому адресу в первом блоке размещается значение Функции f(x4), а во второмf (x ) и т.д.

Принцип работы устройства для вы" числения стандартных функций заключается в следующем.

Если дискретный аргумент х некоторой функции f (x) принимает значения в точках х, S = 0,4,8,...,4„,..., то соответствующее значение функции 1(х ) выбирается из первого блока 5 памяти. Если аргумент х принимает значения в точках х,, 1t, = 2,6,10,...,2+4 „..., то соответствующее значение функции f(хе) выби" рается из второго блока 6 памяти.

Если аргумент х принимает значения в точках х1.Ю Х„,r=-1,3,5,...2к+1,..., то соответствующее значение функции

1(х1.) вычисляется по формуле

1(„) = -, ff (xp l) + f (xmas)) (1) При этом значения функцйй f (х . ) и (х -, выбираются одновременно из первого и второго блоков памяти.

Если аргумент принимает значения в точках х Е, Х„, значения индекса у которых r = 3,7,11,15,..., то

Гзначение Функции f(х „ ) выбирается из второго блока 6 памяти, а значения Функции f(x „) из первого блока 5 памяти. Прйчем значение f(x> „) из первого блока памяти 5 выбирается по адресу на единицу больше того адреса, по которому выбирается значение f(x < <) из второго блока 6 памяти. Таким образом, производится линейная аппроксимация значений функции в точках x„e .X„, r = 1,3,5,...,2„+1,; по значениям функции в точках x> g Х и х„, „б Q, При этом точность воспроизведения

Функции не хуже, чем при использовании известного меода кусочнопостоянной аппроксимации.

»

Режим выработки табличного значения функции из одного или двух блоков памяти одновременно, а также настройка режимов работы сумматора

7, сумматора ч адреса и мультиплек7 9420 сора 8 определяются комбинацией двух младших разрядов аргумента согласно таблице истинности.

Устройство работает следующим об. разом. 5

Аргумент х в прямом коде заносится в регистр 1. В зависимости от комбинации двух младших разрядов регистра 1 на выходах дешифратора

2 появляются соответствующие управляющие сигналы, которые обеспечивают логику работы устройства согласно таблице истинности. Если значение двух младших разрядов регистра

1 равно 00, т.е. х .б X

f (x ) E Y, S=0,4 8,...4",...,2 -4, которое через сумматор 7 поступает на входы мультиплексора 8, который настроен на передачу информа- 30 ции без сдвига .через первую группу входов. С выхода мультиплексора о выбранное значение функции поступает на входы выходного регистра 13, с выходов которого передается в арифметическое устройство для дальнейшей обработки.

Если значение двух младших разрядов регистра 1 равно 0,1, т.е.

40 х>6 Х4, r = 1,9,9,13,. ., то в этом случае единичный сигнал с выхода младшего разряда регистра 1 через открытый элемент 3 запрета поступает на управляющий вход мультиплексора

8, настраивая последний на передачу информации со сдвигом на один разряд вправо, т.е. через вторую группу входов. Одновременно из первого и второго блоков памяти выбирается пара значений функций f(х „ „) и

f(x>+ ), которая поступает йа первую и вторую группы входов сумматора

7, где происходит арифметическое сложение. Результат сложения переда ется через мультиплексор 8 со сдвигом на один разряд вправо, что соответствует делению на два, и заносится в выходной регистр 13. Таким

32 8 образом реализуется преобразование 1.

-Если значение двух младших разрядов регистра 1 равно 10, т.е. хе Xg E2 6 1 0 ° 2+4 ° ° то на втором выходе дешифратора 2 появляется сигнал, который поступает на первый вход элемента ИЛИ. С выхода последнего единичный сигнал поступает на вход 10 сумматора 7, настраивая его на передачу информации с шины В. Одновременно из второго блока 6 памяти выбирается соответствующее значение функции

f(xр )С У, 7.=2,6,10,...2+4,,...2 -2, которое через сумматор 7 и мультиплексор 8 поступает на входы регистра 13.

Если в двух младших разрядах регистра 1 содержится код ll, т;е. х„,Е Х, r=3,7,11,...,2 -3, то на третьем выходе дешифратора 2 появляется сигнал, который поступает на вход переноса сумматора 4 адреса.

В результате на адресных входах первого блока 5 памяти появляется значение адреса на единицу больше значения адреса в старших разрядах регистра 1, которое поступает на адресные входы второго блока б памяти. Из первого 5 и второго 6 блоков памяти выбирается пара значений функции Ф(х ) и f(х .,). Одновременно единичный сигнал с выхода младшего разряда регистра 1 через открытый элемент 3 запрета поступает на управляющий вход 12 мальтиплексора 8, настраивая последний на передачу информации со сдвигом на один разряд вправо. Выбранные значения функций из блоков 5 и 6 памяти поступают на первую и вторую группы входов сумматора 7. Результат арифметического сложения передается со сдвигом на один разряд вправо через мультиплексор 8 в регистр 13, что соответствует делению суммы на два.

В случае, когда аргумент х принимает максимальное значение, на третьем выходе дешифратора 2 вырабатывается единичный сигнал, который поступает на вход переноса сумматора

4 адреса. Сигнал с выхода переноса сумматора 4 поступает на второй вход элемента ИЛИ и инверсный вход элемента 3 запрета, блокируя прохождение единичного сигнала с выхода младшего разряда регистра 1. Единич- ный сигнал с выхода элемента ИЛИ

9 942032 10 поступает на вход 10 сумматора 7 и позволяет повысить быстродействие, настраивает его на режим сквозной так как табличное значение стандарт.передачи информации по шине В. Од- ной функции вычисляется за один-два новременно из второго блока 6 памя- такта устройства при той же точности ти выбирается значение. функции, кото- g вычислений. Кроме того, предлагаемое рое через сумматор 7 и мультиплексор устройство обладает регулярностью

8 поступает на вход регистра 13. структуры, технологично, а также

Таким образом, предлагаемое уст- свободно от других недостатков, ройство по сравнению с известным присущих прототипу.

Иульти плексо

Режим работысумматора

Режим работы сумматора

4 адреса

0 0

0 0

0 1

1 1

А+ В

А+ В А+1

А+ 1

Примечание . АВ—

А+В "

Ф передача содержимого шины А на выход сумматора; передача содержимого шины В на выход сумматора; арифметическое сложение шины А с шиной В; настройка мультиплексора на передачу информации

tlP R MO настройка мультиплексора на передачу информации со сдвигом на один разряд вправо; отмечены блоки памяти, из которых производится выборка: безразличное состояние

Формула изобретения

Устройство для вычисления стандартных функций, содержащее регистр аргумента, первый блок памяти, сумматор и выходной регистр, при этом вход устройства соединен с входом регистра аргумента, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дешифратор, элемент запрета, сумматор адреса, второй блок памяти, мультиплексор и элемент ИЛИ, причем выходы двух младших разрядов регистра 5О аргумента соединены с входами дешифратора, а выходы старших разрядовс входами сумматора адреса и второго блока памяти, выходы суммы сумматора адреса подключены к входам .первого 55 блока памяти, а выход переноса - к первому входу элемента ИЛИ и инверсному входу элемента запрета, прямой вход которого подсоединен к выходу первого регистра аргумента, первая и вторая группы информационных входов сумматора соединены с выходами соответственно первого и второго блоков памяти, первый управляющий входс первым выходом дешифратора, а второй управляющий вход - с выходом weмента ИЛИ, второй вход элемента ИЛИ подключен к второму выходу дешифратора, третий выход которого подключен к входу переноса сумматора адреса i -й вход первой группы и 1+1-й вход второй группы мультиплексора соединены с i-м выходом сумматора, где 1 i п, п -число входов первого или второго блока памяти, выход переноса сумматора соединен со старшим входом второй группы входов мультиплексора, выходы мультиглексора подключены к входам выходного ре-, гистра,.а управляющий: вход мульти11 942032 . 12 плексора - к выходу элемента запре- 1. Авторское свидетельство СССР та, при этом выходы выходного регист- Г 453739, кл. G 11 С 17/00, 1974. ра соединены с выходами устройства. 2. Авторское свидетельство СССР

Источники информации, У 518770, кл.G 06 F 9/00, 1976 принятые во внимание при экспертизе s (прототип)..

Ф.

Составитель Г. Виталиев

Редактор Л. Филь ТехредТ. Маточка КорректорВ. Бутяга

Заказ 4842/40 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4