Устройство для вычисления коэффициентов цифрового фильтра

 

(iii961 1 03

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскин

Социапистическик

Республик (6I ) Дополнительное к авт. свид-ву (22) Завалено 05.06.80 (21) 2938095/18-24 с присоединением заявки М (23) Приоритет (51 ) М. Кл.

Н 03 H 1Уб04

Ркударстаанный камнтет

СССР ло делаи нзабретеннй н открытнй

Опубликовано 23. 09. 82. Бюллетень № 35 (53) УДК 681,3

{088. 8) Дата опубликования описания 25 .09, 82 (72) Автор. изобретения

А. M. Никонов (7 I ) Зая вител ь (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОЭФФИЦИЕНТОВ

ЦИФРОВОГО ФИЛЬТРА

Изобретение относится к вычислительной технике и может быть использовано для вычисления коэффициентов

1цифрового фильтра, основанного на использовании алгоритма быстрого преобразования Фурье, при цифровой обработке сигналов.

Известно устройство, содержащее блок памяти коэффициентов фильтра и управляемый квантующий генератор, в котором форма частотной характеристики изменяется переключением наборов коэффициентов фильтра, заранее записанных в блок памяти коэффициентов, а положение частотной характерис-, тики фильтра на частотной оси задается изменением частоты управляемого квантующего генератора (1).

Недостаток этого фильтра " низкая точность получения заданной частот- ро ной характеристики из-за ограниченного количества наборов коэффициентов, записанных в блоке памяти коэффициентов фильтра.

Наиболее близким к предложенному является цифровой фильтр радиолокационной системы со сжатием импульсов, содержащий блок памяти импульсной характеристики (излучаемого сигнала), блок преобразования Фурье, блок умно" женил и блок памяти коэффициентов.

В этом устройстве коэффициенты вычисляются в самом фильтре по заданной импульсной характеристике. Это увеличивает скорость изменения частотной характеристики фильтра (2 ).

Однако и в этом фильтре коэффициенты вычисляются с помощью преобразования Фурье, для вычисления которого необходимо выполнить болылое количество арифметических операций, а поэтому затратить большое время.

Кроме того, чаще бывает задана не .импульсная характеристика фильтра, а его частотная характеристика, Цель изобретения - упрощение и повышение быстродействия устройства. гдеА и Я «коэффициенты фильтра 2К+1соответственно с четным и нечетным номером; заданная частотная характеристика фильтра,содержащая 2L+I отсчетов;

L - константа, выбирается в зависимости от используемого сглаживающего окна;

Р; - последовательность, вычисленная заранее и записанная в ПЗУ.

К = 011 е2э ° ° ° 1й 1Последовательность (n ) можно получить следующим"образом:

Р„ = n(i) если i 4 О

В = m(i,åñëè i = О где п(1) -последовательность, полученная преобразованием Фурье от сглаживающего окна, дополненного до двойНОй ДЛИНЫ НУЛЕВЫМИ ОтСчвтаМИ сглаживающего окна

i = 0,1,2,...,2L+1

Отсчеты 3(2п) - действительные числа, а E(2n 1) - мнимые.

Устройство работает следующим образом.

Предварительно в блок 1 памяти по, второму входу устройства записывают заданную частотную характеристику

3 96110

Для достижения этой цели в устройство, содержащее два блока памяти и блок умножения, введены дополнительно первый и второй накапливающие сумматоры-вычитатели, блок постоянной памяти, дешифратор, элемент И, сумматор-вычитатель, буферный регистр,. первый и второй счетчик, первый и второй триггер, причем выход первого блока памяти соединен.с.входом перво- 10

ro накапливающего сумматора-вычитате" ля, выход которого подключен к первому входу блока умножения, выход которого соединен с входом второго накапливающего сумматора-вычитателя, выход 5 которого подключен к информационному

Входу второго блока памяти, выход ко- торого является выходом устройства, первый выход первого, триггера подключен к управляющему входу сумматора-вычитателя, первому входу элемента И, первому управляющему входу блока умножения и второго накапливающего сумматора-вычитателя и ко входу первого счетчика, выход которого соединен с первым информационным входом старших разрядов сумматора-вычитателя, входом старших разрядов адреса блока постоянной памяти, входом дешифратора, управляющим входом буферного регистра и входом второго триггера, выход которого подключен к первому и второму информационным входам младших разрядов сумматора-вычитателя, второму входу элемента И, входу младших разрядов адреса блока посто35 янной памяти, второму управляющему входу блока умножения, входу младших разрядов буферного регистра и входу второго счетчика, выход которого

40 соединен с вторым информационным входом старших разрядов сумматора-вычитателя и входом старших рязрядов буферного регистра, выход которого подключен к адресному входу второго блока

45 памяти, вход записи которого подключен к первому выходу дешифратора, второй выход которого соединен со вторым управляющим входом второго накапливающего сумматора-вычитателя, выход блока постоянной памяти соединен 0 с вторым входом блока умножения, выход элемента И соединен с первым управляющим входом первого накапливающего сумматора-вычитателя, второй управляющий вход которого соединен со вторым выходом первого триггера, вход которого является первым входом устройства, выход сумматора-вычитателя соединен с адресным входом второго блока памяти, информационный вход которого является вторым входом устройства.

На чертеже показана блок-схема устройства.

Устройство содержит первый блок 1 памяти, первый накапливающий сумматор-вычитатель 2, блок 3 умножения, второй накапливающий сумматор 4, второй блок 5 памяти, блок 6 постоянной памяти, дешифратор 7, элемент И 8 и адресный блок 9, содержащий комбинационный сумматор-вычитатель ЕО, буферный регистр 11, первый триггер 12, первый счетчик 13, второй триггер 14 и второй счетчик 15.

Коэффициенты фильтра в предложенном устройстве, вычисляются без выполнения прямого и обратного преобразований Фурье по формулам:

103 6 ным индексом элемент И 8 открыт, на его выход и на второй управляющий вход сумматора-вычитателя 2 проходят инвертированные ТИ, Поэтому на выходе сумматора-вычитателя 2 формируется разность S(k-и)-S(3с+и+1).

С окончанием каждого ТИ по его заднему фронту сумма или разность

5 n + В (g+n) или S(g-n) S (3(ni1)

О поступает на первый информационный вход блока 3 умножения. В это же время на второй вход этого блока записы" вается число У(2п) или P(2n l) из блока 6. Эти числа перемножаются в блоке 3 умножения и по следующему ТИ произведение S ((-n) + S(kin)g (2п) или

fS (g n) +S(g+q q) ° l (2n+1) поступает на информационный вход накапливающего сумматора 4.

2е В накапливающем сумматоре 4 суммируются (k+1) произведений а выхода умножителя, затем по одиночному сигналу с первого выхода дешифратора 7 значение вычисленного коэффициента

Lили

5 961 фильтра. Первый триггер 12 и первый счетчик 13 устанавливают в нулевое состояние, Во второй триггер 14 записывается младший разряд номера вычисляемого коэффициента, во второй счетчик 15 - число К, представляющее собой старшие разряды номера вычисляемого коэффициента.

После этого на счетный вход первого счетного триггера 12, являющийся 1 первым входом устройства, подается сигнал с выхода опорного генератора импульсов. На выходах триггера 12 формируются тактовые импульсы (ТИ) такие, что длительность импульса равна длительности .интервала между импульсами. По заднему фронту тактовых импульсов пересчитывают последовательно соединенные первый счетчик 13, .второй счетный триггер 14 и второй .счетчик 1g.

Число с выхода первого счетчика поступает на старшие разряды адресного входа блока 6. На младший разряд входа блока 6 поступает "1" или "0" с выхода второго триггера 14, Таким образом, на вход блока 6 поступает адрес 2п при вычислении коэффициентов с четным индексом и 2n+1 при вычислении коэффициентов с нечетным индексом. Зв

В первой половине каждого такта работы устройства, т.е. в интервале между ТИ, комбинационный сумматорвычитатель 10 сигналом на управляющем входе включен в режим сложения, На его выходе при вычислении коэффициентов с четным и нечетным индексом формируются числа соответственно

2(k+n) и 2(3:+и+1) . Во второй половине такта формируется число 2(k-n) .

На адресный вход первого блока 1 памяти при этом поступают числа k+n

k+n+1 и абсолютное значение разности

k-n, так как младший и знаковый разряды сумматора-вычитателя 10 к входу блока 1 памяти не подключены.

Отсчеты 11„), S ly n+a) или S(y „) заданной частотной характеристики фильтра с выхода первого блока 1 памяти поступают на информационный вход

SO накапливающего сумматора-вычитателя 2, При вычислении коэффициентов с четными индексами элемент И 8 закрыт сигналом с выхода второго триггера 14, поэтому на второй управляющий вход сумматора 2 поступает нулевой сигнал, а на его выходе. к окончанию каждого

ТИ формируется сумма S(k-n)-5(М+п(1). .При вычислении коэффициентов с нечетзаписывается во второй блок 5 памяти по адресу 2К или 2К+1, поступающему на его адресный вход с выхода буферного регистра 11.

Коэффициент пересчета первого счетчика 13 равен 3„+1, поэтому после вычисления очередного коэффициента фильтра сигналом с выхода этого счетчика увеличивается на единицу суммарное содержимое триггера 14 и счетчика 12 и начинается вычисление следующего коэффициента фильтра. Суммирование нового коэффициента в накапливающем сумматоре 4 начинается по единичному сигналу с второго выхода дешифратора 7.

Время вычисления коэффициентов фильтра определяется количеством выполняемых в устройстве операций умножения. В известных устройствах для вычисления коэффициентов по заданной частотной характеристике необходимо выполнить 3N 3oq>N+2N операций умножения, а в предложенном - (L+1) М, что значительно меньше. Дополнительный выигрыш в быстродействии получается из-за того, что в предлагаемом

7 9611 устройстве можно не вычислять коэффициенты, о которых известно, что они заведомо равны нулю. Таких коэффициентов в низкочастотных фильтрах бывает до 1/2 их общего. количества, а в полосовых фильтрах - еще боаьше, В целом, в зависимости от вида требуемой частотной характеристики фильт-. ра, увеличение быстродействия составляет от десятков до тысяч раз. 10

При этом одновременно упрощается конструкция устройства, так как отпадает необходимость в реализации БПФ.

Формула изобретения

Устройство для вычисления коэффициентов цифрового фильтра, содержащее два блока памяти и блок умножения, 20 отличающееся тем, что, с целью упрощения устройства и повышения быстродействия, оно содержит первый и второй накапливающие сумматоры-вычитатели, блок постоянной 25 памяти, дешифратор, элемент И, сумматор-вычитатель, буферный регистр, первый и второй счетчик, первый и второй триггер, причем выход первого блока памяти соединен с входом йерво- зо го накапливающего сумматора-вычитателя, выход которого подключен к первому входу блока умножения, выход которого соединен с входом второго накапливающего сумматора-вычитателя, выход которого подключен к информационному входу второго блока памяти, выход которого является выходом устройства, первый выход первого триггера подключен к управляющему входу сумматоравычитателя, первому входу элемента И, первому управляющему входу блока умножения и второго накапливающего сумматора-вычитателя и к входу первого счетчика, выход которого соединен с

03 первым информационным входом старших рязрлдов сумматора-вычитателя, входоМ старших разрядов адреса блока постоянной памяти, входом дешифратора, управляющим входом буферного регистра и входом второго триггера, выход ко1торого подключен к первому и второму информационным входам младших разрядов сумматора-вычитателя, второму входу элемента И, входу младших разрядов адреса блока постоянной памяти, второму управляющему входу блока умножения, входу младших разрядов буферного регистра и входу второго счетчика, выход которого соединен с вторым информационным входом старших разрядов сумматора-вычитателя и входом старших разрядов буферного регистра; выход которого подключен к адресному входу второго блока памяти, вход записи которого подключен к первому выходу дешифратора, второй выход которого соединен с вторым управляющим входом второго накапливающего сумматора-вычитателя, выход блока постоянной памяти соединен с вторым входом блока умножения, выход элемента И соединен с первым управляющим входом первого накапливающего сумматора-вычитателя, второй управляющий вход которого соединен со вторым выходом первого триггера, вход которого является первым входом устройства, выход сумматора-вычитателя соединен с адресным входом второго блока памяти, информационный вход которого является вторым входом устройства.

Источники информации, принятые во внимание.при экспертизе

1. Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. N., "Мир", 1978.

2. Патент Сйй Р 3680105, кл, G 06 F 15/34, опублик. 1972 (прототип), 961103

h). Макаренко

Составитель А. Баранов

Редактоо А. Шандор Техоев.Ж. Кастелевич Корректор

Заказ 7312/73 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам иаобретений и открытий

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4