Устройство для контроля магистралей электронных вычислительных машин

 

Союз Советсиик

Социалистичесиик

Республин

Оп ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

G 06 F 11/16 (22)Заявлено 30.03.81 (21) 3267846/18-24. с присоединением заявки М (23) Приоритет

3Ъаударстееаный кематет

СССР ао делам азобретений и открытей (53) УДК 681 ° 326 °.7(088.8) Опубликовано 07. 10 ..82. Бюллетень № 37

Дата опубликования описания 07. 10 . 82

Б.В.Иевкопляс, Э.П.Овсянникова-Панченко и Jl.M. Петрова (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО цЛЯ КОНТРОЛЯ МАГИСТРАЛЕЙ

ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАНИН

Изобретение относится к цифровой вычислительной технике и может Ьыть использовано в вычислительных устройствах, построенных по принципу

"общей магистрали".

Известно устройство для контроля ЭВМ, включающее в себя оЬъединенные общей информационно-адресной магистралью центральный процессор памяти и контролеры ввода-вывода. Устt0 ройство подключено к магистрали и содержит соединенные между собой интерфейсный блок, таймер, счетчик адреса, блоки посылки и проверки тестовых сигналов (1).

В процессе работы ЭВМ устройство периодически проверяет ее раЬотоспособность и, если это возможно, локализует и логически изолирует отка" завший Ьлок. При этом время между ро появлением отказа и его обнаружением может оказаться достаточно большим (равным времени между проверками), что в ряде случаев недопустиМо.

С другой стороны, увеличение частоты проверок снижает производительность

ЭВМ, так как все Ьольшая часть машинного времени расходуется на выполнение контрольных, а не "полезных" операций.

Наиоолее близким по технической сущности к предлагаемому устройству является устройство для контроля магистрали ЭВМ, содержащее блоки оЬнаружения ошибок, соединенные посредством группы однонаправленных и двунаправленных адресных, информационных и управляющих связей с функциональными блоками ЭВМ. Блок обнаружения ошибок выполнен в виде последовательно соединенных Ьлока сравнения, триггера ошибки и инвертора, первая группа входов блока. сравнения является группой информационных входов этого блока и подключена к группе двунаправленных адресных и информационных связей, вторая группа входов блока сравнения объедине96464 на и является эталонным входом блока сравнения, выход инвертора является выходом блока обнаружения ошибки C2 ).

Принцип работы этого устройства состоит в следующем.

При раЬоте ЭВМ в автоматическом режиме информационно-адресная магистраль периодически освобождается от передачи "полезных" сигналов на ð более или менее продолжительные интервалы времени, которые и используются для проверки магистрали. В эти промежутки времени сигналы на магистрали сравниваются с "эталонными" сигналами. Если сигналы совпадают, то магистраль считается исправной, если нет, то устройство формирует сигнал на выходе триггера ошибки. Этот сигнал служит, например, для отключения отказавшейся ЭВМ и подключения другой., резервной) ЭВМ к системе, работающей в "реальном времени".

Устройство обеспечивает быструю реакцию на отказ магистрали, так как частота проверок равна "частоте освоЬождения" магистрали, и характеризуется простотой и полным отсутствием каких-либо требований к програмч мному обеспечению(контроль производится аппаратным путем,l.

Недостатком этого устройства являются низкие функциональные возможности из-за отсутствия средств обеспечения коррекции обнаруженных ошибокк.

Цель изобретения - расширение функ-. циональных возможностей устройства за счет обеспечения возможности корректировки однократных неисправностей магистрали.

Поставленная цель достигается тем, что в устройство для контроля магистралей ЭВМ, содержащее блоки обнаружения ошибки, причем информационные входы и выходы каждого блока обнаружения ошиЬки соединены с соответствующей группой информационных шин соответствующей контролируемой магистрали, управляющий вход каждого блока обнаружения ошибки соединен с управляющей шиной контролируемой магистрали, выход блока оЬнаружения ошибки соединен с шиной контрольного разряда соответствующей группы шин Контролируемой магистрали, введе- 55 на группа блоков коррекции, каждый из которых содержит два коммутатора, причем первая группа входов и выходов

8 4 первого и второго коммутаторов соединена с соответствующей группои шин .контролируемой магистрали, вторая группа входов первого и второго коммутаторов является. группой входов устройства, вторые группы выходов каждого коммутатора являются группой выходов устройства, управляющие входы первого и второго коммутатора являются управляющим входом блока коррекции и соединены с управляющей шиной магистрали.

Коммутатор содержит первый и второй инверторы, регистр, первую и вторую группу сумматоров по модулю два, группу элементов И, мажоритарный элемент, узел контроля по четности и элемент И, причем группа информационных входов коммутатора соединена с первыми входами соответствующих сумматоров по модулю два первой и второй групп и с информационными входами узла контроля по четности, вход контрольного разряда группы информационных входов коммутатора соединен с дополнительным входом узла контроля по четности и через первый инвертор - с первым входом элемента И, выход которого является управляющим входом регистра, выходы сумматоров по модулю два первой группы соединены с информационными входами регистра, информационные выходы, которого соединены с первыми входами ,соответствующего элемента И группы, выход каждого элемента И группы соединен с вторыми входами соответствующего сумматора по модулю два второй группы, выходы которых и вход первого инвертора образуют группу ийформационных выходов коммутатора, выход узла контроля по четности соединен через второй инвертор с вторыми входами элементов И группы, первый, второй и третий входы мажоритарного элемента соединены с тремя информационными входами группы входов коммутатора, выход коммутатора соединен с вторыми входами сумматоров по модулю два первой группы, управляющий вход коммутатора соединен с вторым входом элемента И.

На фиг. 1 изображена функциональная схема части ЭВМ, поясняющая назначение устройства для контроля ма" гистрали; на фиг. 2 - функциональная схема блока обнаружения ошиЬки; на фиг. 3 - функциональная схема блока коррекции; на фиг. 4 - функциональ9646

5 ная схема логического блока; на фиг. 5 - электрическая схема согласующего блока; на фиг. 6-9 - временные диаграммы захвата магистрали, поясняющие принцип построения предлагаемого устройства.

Для пояснения функционального назначения и алгоритма работы устройства на фиг. 1 показана часть ЭВМ-, включающая в сеЬя.функциональные бло- io ки 1, блоки 2 обнаружения ошибок, блоки 3 коррекции и согласующие блоки 4. Согласующие блоки 4 соединены между собой посредством группы однонаправленных и двунаправленных свя- % зей 5, именуемых в дальнейшем "магистралbe". Магистраль 5 содержит группу двунаправленных адресных связеи (шину адреса) 6, группу двунаправленных информационных связей (ши- щ ну данных) 7 и группу направленных и двунаправленных управляющих связей (управляющую шину) 8.

Функциональные блоки 1 подключены к управляющей шине 8 посредством у связей 9. Управляющие входы 10 блоков 3 коррекции соединены с одной из связей управляющей шины 8. Группы магистральных выходов-входов 11 блоков 3 коррекции соединены с шинами 6 и 7. Группы функциональных выходов 12 блоков 3 коррекции соединены с входами соответствующих функциональных блоков 1. Группы функциональных входов 13 блоков 3 коррекции соединены с выходами соответствующих функциональных Ьлоков 1 °

Группы информационных входов-выходов 14 блоков 2 соединены с шинами б и 7, группы управляющих входов

15 блоков 2 - с шиной 8, выходы 16 блоков 2 - с шинами 6 и 7 °

Функциональные Ьлоки 1 являются стандартными блоками ЭВМ, такими как процессор, контролер, канал прямого

4s доступа в память, постоянное запоминающее устройство, оперативное запоминающее устройство, адаптер магистралей и т.ц.

В этом примере реализации устройства предполагаетая, что адрес и данные имеют двухЬайтовую структуру, каждый байт состоит из восьми информационных и одного контрольного разряда, дополняющего до нечетного числа общее число единиц в байте.

Число блоков 2 обнаружения ошибок в данном примере равно числу Ьайтов, составляющих адрес и данные, 48 d т. е. четырем. Каждый блок 2 предназначен для обнаружения ошиЬки в одном байте. Каждый Ьлок 3 коррекции в данном примере имеет двухЬайтовую структуру. Каждому функциональному

Ьлоку 1 соот вет ст вуют два блока 3 коррекции - один для коррекции адреса, второй - для коррекции данных.

Блок 2 оЬнаружения ошибки (фиг.2) содержит последовательно соединенные блок 17 сравнения, триггер 18 ошибки, инвертор 19, а также элементы И 20 и И 2 1, триггеры 22 и 23, элемент 24 задержки, элемент 25 задержки, выход которого соединен связью 26 с входом сброса триггера 18, а его вход — с выходом нулевого плеча этого триггера, и группу кабельных усилителей 27. Блок 17 сравнения содержит группу двухвходовых, элементов ИСКЛЮЧА1М ЕЕ ИЛИ 28, выходы которых соединены с входами элемента ИЛИ 29, выход которого является выходом блока сравнения. Первые входы двухвходовых элементов ИСКЛИЧНО ЕЕ

ИЛИ 28 соединены с выходами соответствующих каЬельных усилителей 27 и являются группой информационных входов-выходов 14 блока 2 обнаружения ошиЬки. Вторые входы двухвходовых элементов ИСКЛЮЧАЮ (ЕЕ ИЛИ 28 оЬьединены и являются эталонным входом 30 блока 17 сравнения. Группы входов элементов И 20 и И 21 являются группой управляющих входов 15 блока ?, выход элемента И 20 соединен с входами синхронизации триггеров 22 и 23,и, через элемент задержки, 24 - с входом синхронизации триггера 18. Выход элемента И 21 соединен с входом сброса триггера 22, выход которого соединен с управляющими входами группы кабельных усилителей 27. Выход: нулевого плеча триггера 23 соединен с информационным входом этого триггера. Выход единичного плеча триггера 23 соединен с информационными входами группы каЬельных усилителей 27 и с эталонным входом 30 блока 17 сравнения ° Выход инвертора

19 является выходом 16 блока 2. На информационный вход триггера 22 подана логическая единица (+).

Блок 3 коррекции (фиг. 3) содержит коммутаторы 31. Группа входов

32 коммутаторов 31 является группой магистральных входов-выходов 11 блока 3 и соединена с группой функциональных входов 13 этого Ьлока. Гр, п7 9646 па выходов 33 коммутаторов 31 является группой функциональных выходов

12 блока 3 коррекции. Управляющие входы ком этаторов 31 обьединены и являются управляющим входом 10 блока 3 коррекции.

Коммутатор 31 (фиг. 4) содержит первую 34 и вторую 35 группы сумматоров по модулю два, два инвертора

36 и 37, регистр 38, группу элемен- 1о тов И. 39, мажоритарный элемент 40, узел 41 контроля четности и элемент

И 42. Информационные входы элемента

41 контроля четности соединены с первыми входами групп 34 и 35 сумматоров !5 сумматоров 35 по модулю два, Информационные входы и вход контрольного разряда 43 узла 41 контроля четности являются входами 32 коммутатора 31.

Выходы второй группы 35 сумматоров по модулю два и вход контрольного разряда 43 элемента 4! контроля четности являются выходами 33 коммутатора 31. Второй вход элемента И 42

45 является управляющим входом 10 коммутатора 31.

Согласующий блок 4 (фиг. 5) содержит идентичные резисторные блоки 44, подключенные к шине 6 адреса и к шине 7 данных, а также группу резисторных делителей 45-46, подключенных средними точками к линиям. шины 8 управления. Все резисторные делители 4546 включены параллельно между шиной

"земли! 47 и шиной питания (+Е) 48.

Резисторный блок 44 содержит два идентичныхх байтовых резисторных блока

49. Блок 49 содержит восемь резистопо модулю два. Вход 43 контрольного разряда элемента контроля четности соединен через инвертор 36 с первым входом элемента И 42, выход которого соединен с управляющим регистром

38. Вторые входы первой группы 34 сумматоров по модула два соединены с выходом мажоритарного элемента 40, входы которого соединены с информационными входами узла 41 контроля четности. Выходы первой группы сумматоров 34 по модулю два соединены с информационными входами регистра

38, выходы регистра 38 соединены с первыми входами группы элементов

И 39, вторые входы элементов И 39 соединены с выходом второго инвертора 37, вход которого соединен с выходом узла 41 контроля четности.

Выходы группы элементов И 39 соедиl нены с вторыми входами второи группы

3О

48 8 ров 50, включенные между сигнальными линиями соответствующей шины (6 или

7) и шиной 51,, на которую-подано напряжение, близкое к половине напряжения источника питания (+Е/2), Линия передачи 52 контрольного разряда подключена к средней точке резисторного делителя 53-54, включенного между шиной питания (+Е) 48 и шиной "земли" 47. Блоки 4 обеспечивают согласование волнового сопротивления линий связи магистрали 5 с активным сопротивлением нагрузки для предотвращения "отражений" электрических сигналов от физических концов магистрали. Пинии, подключенные к резисторам 50 обслуживаются кабельными усилителями с тремя устойчивыми состояниями ("0", "1", "Выключено"), Остальные линии магистрали 5 обслуживаются кабельными усилителями с "открытым коллектором".. В пассивном состоянии на этих линиях за счет резисторных делителей 45-46 и

53-54 поддерживаются высокие положительные потенциалы (равные, например, +3,5 В при Е=+5,0 В).

Устройство работает следующим образом.

С точки зрения обеспечения надежности 3ВМ магистраль является одним из наиболее "уязвимых" мест. Действительно, если одно из подкл10ченных к ней устройств в результате неисправности кабельного приемника, кабельного усилителя (схемы управления усилителем) или замыкания постоянно выдает в одну из линий магистрали постоянный "0" или постоянную "1", то обмен по магистрали становится невозможным из-за искажения адресной, числовой, командной или управляющей информации, При работе 38М в "реальном времени" эти искажения могут привести к выдаче на управляемый обьект неправильных управляющих воздействий, в результате чего возможна возникновение аварийных ситуаций.

Решаемая устройством задача заключается в следующем.

При появлении отказов в шине 6 адреса или (и) в шине 7 данных (в каждом из четырех байтов должно быть не более одного отказа) устройство обеспечивает быстрое их обнаружение аппаратными средствами. При обнаружении отказов блоки коррекции, связанные с отказавшими линиями, опре3S

SS

9 .9646 деляют мест оположение этих ли ний и в дальнейшем с учетом проверки текущих байтов на нечетность, в необходимых случаях инвертируют сигналы, полу. ченные с отказавших линий.

Работа блока 2 обнаружения ошибок основана на использовании пауз в работе магистрали для ее проверки, В течение паузы в шины 6 и 7 магистрали

5 посылаются тестовые сигналы (шина 1в

8 не проверяется). Ilo результатам ° считывания посланных в шины тестовых сигналов делается вывод об их работоспособности.

На фиг. 6 показан типовой "отрезок" реальной временной диаграммы основных магистральных сигналов. Иэ диаграммы видно, что сигнал на линии занятости магистрали ЗАН, входящей в управляющую шину 8, периодически принимает единичное значение, что соответствует "свободному" состоянию магистрали. При ЗАН- 1 шина 6 адреса и шина Д 7 данных не ислольэуются для передачи информации и в принципе можно использовать эти моменты времени для их проверки путем посылки и приема тестовых сигналов. Однако, период времени Т не достато".. чен для процедуры проверки, поскольку "очередное" активное устройство в этом случае "мгновенно" захваты.вает магистраль после ее освобождения от предыдущего обмена.

Если очередное активное устройство не готово "мгновенно" занять магистраль после ее освобождения, например, иэ-за выполнения внутренней последовательности микрокоманд, то не занятое состояние магистрали (3AH-1) сохраняется в течение периода времени Т, достаточного для

- + выполнения тестовой процедуры. Как показано ниже, существует простое логическое условие прогнозирования предстоящего свободного состояния магистрали с продолжитель-. ностью, большей или равной некоторой величине Т0. Если время обнаружения ошибки и адаптации к ней не превышает времени Т, то запуск устройства для контроля магистрали ЭВИ производится при обнаружении упомянутого логического условия.

На фиг. 7 показана временная диаграмма захвата магистрали для слу" чая "мгновенного" перехода магистрали от "старого" активного устрой/

48 10 ства к "новому" (промежуток времени а на фиг. 6),.

В исходном состоянии магистраль занята "старым" активным устройством.

"Новое" активное устройство, желающее" захватить магистраль, формирует логический "0" на, одной из ли ний запросов ЗПР; (1 < i i n), входящих в состав управляющей шины 8. Получив по соответствующей управляющей линии сигнал разрешения РЗР; в виде логической единицы, "новое" ак тивное устройство снимает сигнал ЗПР; и формирует логический "О" на управляющей линии подтверждения запроса

ПТЗ, после чего снимается сигнал

РЗР; . Это состояние управляющих линий поддерживается до момента освобождения магистрали " старым" активным устройством. При наличии условий

ЗАН- 1 и ПТЗ=О "новое" активное устройство формирует сигнал занятости (ЗАН" 0), снимает сигнал ПТЗ, (ПТЗ" 1) и приступает к обмену информацией по магистрали 5. После окончания обмена "новое" активное устройство освобождает магистраль. функция Е представляет собой упо-. мянутое выше условие прогнозирования предстоящего "свободного" промежутка времени, бол ьше го или р а вно го То и определяется следующим образом .

Е=ЗАН А ПТЗ А ЗПР, где и - число

j=n линий запросов шины 8.

Другими словами, функция Е принимает единичное значение при одновременном отсутствии сигналов занятости, подтверждения запроса и всех запросных сигналов для случая, показанного на фиг. 7, Е=О.

На фиг. 8 показана временная диаграмма захвата магистрали, соответ-, ствующая промежутку времени б, отме-: ченному на фиг. 6. Ее отличие от диаграммы, проверенной на фиг. 7, состоит в том, что к моменту формирования сигнала ПТЗ (ПТЗ=О) магистраль уже освобождается от предыдущего обмена. Функция е принимает единичное значение в некотором интервале времени °

На фиг. 9 показана временная диаграмма захвата магистрали, соответ- ствующая промежутку времени s, отмеченному на фиг. 6. Эта диаграмма получена из предыдущей (фиг. 8) перемещением отрицательного фронта сигнала на линии ЗПР в направлении, 11 9646 указанном пунктирной стрелкой, до момента, при котором ширина импульса

E становится минимально возможной для срабатывания логических элементов. Из диаграммы следует., что гарантированный интервал времени Т оп-, ределяется суммой следующих временных интервалов: задержки. выдачи сиг- нала разрешения в ответ на сигнал запроса; задержки формирования сиr- 10 нада подтверждения запроса; задержки формирования сигнала занятости, Указанные задержки известны для конкретной ЭВИ, следовательно известно и время То, определяющее мак- 15 симально допустимую задержку срабатывания устройства для контроля магистрали.

Общий алгоритм системы, включающей в себя устройство для контроля 20 магистрали, следующий.

1о . При Е=1 производится запуск устройства.

2О . Устройство формирует на шинах адреса и данных код 11... 1 (при сле- 25 дующем запуске - код 00...0, при следующем - код 11...1 и т.д.)..

Код считывается устройством с указанных шин, и сравнивается с эталонным: 11... 1 (00...0).

4 . В зависимости от результата сравнения триггер 18 ошибки или остается в сброшенном состоянии (при нормальной работе) или формирует импульс, оповещающий соответствующий

35 блок коррекции о наличии отказа.

5 . Блок коррекции при наличии от" каза регистрирует местоположение отказавшей линии и в дальнейшем использует эту информацию для коррекции байта.

6 . Тестовая информация снимается с шин адреса и данных по отрицательному Фронту сигнала подтверждения запроса (ПТЗ), после чего устройство

45 переходит в состояние ожидания следующего запуска (и. 1 )..

О

Блок обнаружения ошибок работает следующим образом.

После включения ЭВИ при воздей50 ствии отрицателвного импульса начальной установки, поступающего по цепи 8-15 на один из входов элемента И 21, сбрасывается триггер 22.

Триггер 18 сбрасывается автоматически по цепи 25-26, триггер 23 нахоSS дится в произвольном состоянии, Нулевой сигнал с выхода триггера 22 запрещает раЬоту кабельных усилителей

48 12

27, т.е. переводит их выходы в высокоомное состояние.

Запуск устройства, как отмечалось выше, осуществляется при E=l, т.е. при поступлении нужного сочетания управляющих сигналов на вход элемента И 20. Положительный фронт сигнала с выхода элемента И 20 переключает триггер 23 в противоположное состояние (триггер 23 включен в счетном режиме) и одновременно устанавливает в единичное состояние триггер 22, так как на его информационный вход подана логическая единица (+) . Еди ничный си гнал с выхода три г гера 22 переводит кабельные усилители. 27 в активное состояние (с низким выходным сопротивлением) . Кабельные усилители 27 транслируют на линии

14 тестовые сигналы, совпадающие с сигналом на выходе триггера 23.

Сигналы с линий 14 .сравниваются блоком 17 сравнения с эталонным сигналом на входе 30 этого блока. При правильной передаче сигналов на выходе элемента ИЛИ 29 Формируется логический "О", при неправильной передаче - логическая "1", После окончания переходных процессов выходе элемента ИЛИ 29 на синхронизирующий вход триггера l8 поступает задержанный элементом 24 фронт сигнала F, в результате чего триггер 18 либо остается в сЬрошенном состоянии, либо (при ошибке) устанавливается в единичное состояние на время, определяемое задержкой элемента 25..В последнем случае на выходе 16 блока 2, подключенном к магистральной линии контрольного разряда соответствующего байта, формируется отрицательный импульс за счет сраЬатыаания инвертоIf ра 19 с "открытым коллектором . Сброс триггера 22 производится сигналом

ПТЗ=О, который поступает на второй вход элемента И 21.

Блок коррекции (фиг. 3) передает информацию с линий 13 в линии 11 без преобразования, а с линий 11 в линии

12 - через логические Ьлоки 31, Коммутатор работает следующим образом. (Фиг. 4), В исходном состоянии регистр 38 сброшен (цепь начального сброса регистра не показана), сигналы с входов 32 передаются на выходы 33 Ьез преобразования, так как элементы

И 39 закрыты нулевыми сигналами с регистра, а вторая группа сумматоров

13 9646 по модулю два при этом выполняет функции передачи информации с входов 32 на выходы без изменения фазы.

Если ошиЬка в байте не связана с отказом магистрали, а вызвана, например, потерей бита в запоминающем устройстве, то байт не корректируется и передается из магистрали в соответствующий функциональный блок

1 без изменения (контропь по четно- 10 сти не позволяет восстановить потерянный Ьит, если не известна его позиция), Если блок 1;снабжен схемами. проверки четности, то обнаружение таких ошибок ведется этими блоками, 15 так и в отсутствие предлагаемого устройства в ЭВИ;

При отсутствии или при наличии ошибок, не связанных с отказом магистрали, регистр 38 продолжает нахо- р0 диться в сЬрошенном состоянии, поскольку на выходе элемента И 42 постоянно присутствует сигнал логического нуля, Это условие обеспечивается благодаря тому, что к моменту zs перехода сигнала занятости (ЗАН) на:, линии 10 из Ч)" s "1" линия 43 конт." рольного разряда байта уже перешла в пассивное состояние, при котором на ней за счет резисторного делителя 53-54 поддерживается потенциал логической единицы, следовательно«к этому моменту. на выходе инвертора 36 . уже сформирован сигнал логического нуля. Таким образом, на входах эле35 мента И 42 не Ьывает совпадения сигналов логических единиц.

При обнаружении ошибки Ьлоком 2 к моменту поступления отрицательного импульса с выхода 16 блока 2 на вход

43 коммутатора 31 сигнал 3AH=l, поэтому импульс с входа 43 проходит по цепи 36-42 и вызывает прием кода с выходов первой группы 34 сумматоров по модулю два в регистр 38, Этот код при одиночной ошибке со4$ держит только одну единицу, так как несовпадения входного кода с эталонным:(полученным с помощью мажоритарного элемента 40) наблюдается на входах только одного сумматора груп" пы сумматоров 34. Позиция единицы в коде соответствует позиции отказавшей линии. Таким образом, в течение паузы в работе магистрали все блоки коррекции, связанные с отказавшей интерфейсной линией, "узнают" о том, что эта линия неисправна, т.е, адаптируется к ошибке.

48 14

В дальнейшем при работе ЭВМ периодически возникают две ситуации, при которых бит, предназначенный для передачи по отказавшей линии, совпадает или не совпадает с постоянным значением сигнала на этой линии (предполагается, что других ошибок в байте нет), В первом случае не требуется коррекция, а во втором необходимо проинвертировать значение бита на отказавшей линии. Если коррекция не требуется, то на выходе инвертора 37 присутствует логический

"0", так как условие нечетности общего числа единиц в байте проверяемое элементом 41, удовлетворено.

Если обнаружено нарушение условия нечетности, то на выходе инвертора 37 формируется логическая единица, которая соввадает с логической единицей водном из разрядов регистра 38, в результате чего сраЬатывает один из элементов И 39 и соответствующий элемент 35 переходит в режим инвертирования, восстанавливая правильную информацию на выходах 33.

Применение предлагаемого устройства в ЭВМ позволяет обеспечить коррекцию ошиЬок (не более одной ошибки в каждом байте), обусловленных отказами интерфейсных линий передачи адреса и данных, что повышает надежность ЭВИ в 1,5-3 раза. формула изобретения

l. Устройство для контроля магистралей электронных вычислительных машин, содержащее блоки обнаружения ошибки, причем информационные входы и выходы каждого блока обнаружения

-ошибки соединены с соответствующей группой информационных шин соответствующей контролируемой магистрали, управляющий вход каждого блока обнаружения ошиЬки соединен с управляющей шиной контролируемой магистрали, выход блока обнаружения ошиЬки соединен с шиной контрольного разряда соответствующей группы шин контролируемой магистрали, о т— ли чающее ся тем, что, сцелью расширения функциональных возможностей устройства за счет обеспечения возможности корректировки однократных неисправностей магистрали, в устройство введена группа блоков коррекции, каждый из которых со15

9646 держит два коммутатора, причем первая группа входов и выходов первого и второго коммутаторов соединена с соответ ствующей группой шин контролируемой магистрали, вторая группа входвв пер- S вого и второго коммутаторов является группой входов устройства, вторые группы выходов каждого коммутатора являются группой выходов устройства, . управляющие входы первого и второго коммутаторов являются управляющим входом блока коррекции и соединены с управляющей шиной магистрали.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что коммутатор содержит первый и второй инверторы, регистр, первую и вторую группу сумматоров по модулю два, группу элементов И, мажоритарный элемент, узел контроля по четности и элемент И, 20 причем группа информационных входов коммутатора соединена с первыми входаьи соответствующих сумматоров по модулю два первой и второй групп и с информационными .входами узла кон- 2S троля по четности, вход контрольного разряда группы информационных входов коммутатора соединен с дополнительным входом узла контроля по четности и через первый инвертор - с первым вхо- з© дом элемента И,выход которого являет48 16 ся управляющим входом регистра, выходы сумматоров по модулю два первой группы соединены с информационными входами регистра, информационные выходы которого соединены с первыми входами соответствующего элемента И группы, выход каждого элемента И груп.пы соединен с вторыми входами соответствующего сумматора по модулю два второй группы, выходы которых и вход первого инвертора образуют группу информационных выхбдов коммутатора, выход узла контроля по четности соединен через второй инвертор с вторыми входами элементов И группы, первый, второй и третий входы мажоритарного элемента соединены с тремя информационными входами группы входов коммутатора, выход коммутатора соединен с вторыми входами сумматоров по модулю два первой группы, управляющий вход коммутатора соединен с вторым входом элемента И.

Источни ки информации, принятые во внимание при экспертизе !, I. Патент США и 3810120, кл. 370-172,5, 1976.

2. Авторское свидетельство СССР по заявке II 322 I971/18-24, кл. G 06 F 11/16, 1981 (прототип),