Запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6!) Дополнительное к авт. свид-ву (22) Заявлено 070481 (2!) 3273797/18-24 51) М. КП. с присоединением заявки № (23) Приоритет—

G 11 С 15/00

Государственный комитет

СССР но делам изобретений и открытий

ИЗ1УДК 681. 327 (088 .8) Опубликовано 071182. Бюллетень ¹ 41

Дата опубликования описания 07.1) 82 (72) Автор изобретения

В.Ф.Соломатин

Северо-Западный заочный политехнический институт

{ 7! ) Заявитель (54) ЗАПОМИНА!ЯЦЕЕ УСТРОЙСТВО

Изобретение относится к запоминаю- щим устройствам и может быть исполь. зовано в многопроцессорных и многоканальных системах переработки информации и управления с общей памятью.

Известно запоминающее устройство, содержащее коммутатор, блок управления коммутатором и секционированную память (1 j. !

О

Недостатксм этого устройства является его сложность.

Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее адресный регистр, связанный с декоррелятором, выходы которого соединены со входами модулей паМяти, информационный ре- гистр, связанный с другими входами мо улей памяти, и выходные сумматоры, вх ды которых, соединены с модулями па яти, а выходы через пороговые элементы соединены с выходным регистром (2! .

Недостатком этого устройства является то, что оно не позволяет производить одновременную запись по нескольким каналам, что снихает его быстродействие.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее канал обращения к памяти, состоящий из адресного регистра, выходы которого подключены к входам декоррелятора и информационного регистра, первую группу сумматоров по модулю два, пороговые элементы, выходной регистр и блоки памяти, каждый из которых состоит из многоуровневого элемента памяти, выход которого соединен с первым входом первого умножителя, первого сумматора по модулю два и второго умножителя, первый вход которого подключен к выходу первого сумматора по модулю два, а второй вход — к соответствующему выходу декоррелятора, причем входы первых сумматоров по модулю два соединены с выходами информационного регистра, входы и выходы сумматоров по модулю два первой группы подключены соответственно. к выходам первых умножитеЪ лей и к входам пороговых элементов, выходы которых соединены с входами выходного регистра, введены дополнительные каналы обращения к памяти, а каждый блок памяти содержит группу умножителей, вторую группу сумматоров по модулю два, выходы которых

97 2593

Формула изобретения подключены к первым входам умножителей группы, второй и третий сумматоры по модулю два, входы которых соединены соответственно с вторыми вхо дами второго умножителя и с выходами умножителей группы, причем выходы 5 второго и третьего сумматоров по мо дулю два подключены соответственно к второму входу первого умножителя и к входу многоуровневого элемента памяти, входы каждого сумма- 10 тора по модулю два второй группы и второй вход каждого умножителя группы соединены соответственно с выходами информационного регистра и с соответствующим выходом декоррелятора одноименного дополнительного кана- ла обращения к памяти.

На чертеже изображена функциональная схема предложенного запоминающего устройства. 20

Устройство содержит адресные регистры 1 -1 (где п — число канал лов обращения к памяти), декорреляторы 2 — 2, блоки 3 — Зщпамяти (где

m — число блок ов памяти,, и ервые сумматоры 4 -4, по модулю два, информационные регистры 5 <-5и, вторые сумматоры 6„ -бщ по модулю два, группы умножителей 7 „- 7«, 7лq- 7>z, 7 — 7 (где a — номер канала обрап en щения к памяти, а — номер выхода декоррелятора, причем 2 1=n а2. 1 и ), третьи сумматоры 8 -8 по модулю два, многоуровневые элементы памяти 9 — 9>, первые умножители 10л — 10щ, первую группу суммато- З5 ров 11 — 11 по модулю два (где

К вЂ” число разрядов входного и выходного регистров), пороговые элементы 12„ — 12, выходной регистр 13, вторые умножителя 14 — 14- =14 и вторые 4д л1 )тн группы сумматоров 15„„- 15„„, 15 „- 15 „, 15 - 15щ по модулю два.

Устройство работает следующим образом . 45

При записи на все регистры 1„-1„ подаются адресные коды (или кодйпризнаки). На выходах декорреляторов 2л -2д формируются псевдослучайные ключевые функции. Информационные коды подаются на регистры 5л — 5и. Информационные сигналы с выходов регистров 5„-5v суммируются сумматорами бл -б .и сумматорами 15 „, результаты суммирования после умножения в ножителях 7.„ и 141„ — 14 „ на ключе-55 е сигналы, поступающие™с выходов декорреляторов 2л — 2 1, суммируются сумматорами 8л — 8щ и, запоминаются в элементах памяти 9л- 9щ. При считывании подается адресный код на один 60 из регистров 1„-1и. Сигналы с выхода элементов памяти 9л -9 у лножаются в умножителях 101 -10д„на ключевые сигналы, поступающие от декоррелято-, ра 21 через сумматоры 4л- 4 è. Резульь-65

I таты перемножения суммируются сумматорами 11, — 11 и после преобразования в пороговых элементах 12 -12„ попадают на регистр 13, в котором формируется считанный код.

Таким образом, предлагаемое запоминающее устройство осуществляет одновременную запись по нескольким каналам в одну и ту же область памяти. При этом отпадает необходимость распределения памяти, обработки таблиц распределения памяти, использования коммутатора и формирования сигналов управления комлутатором, за счет чего повышается быстродействие устройства.

Технико-экономическое преимущество предложенного запоминающего устройства заключается в его более ысоком быстродействии по сравнению, известным.

Запоминающее устройство, содержащее канал обращения к памяти, состоящий из адресного регистра, выходы которого подключены к входам декоррелятора и информационного регистра, первую группу сумматоров по модулю два, пороговые элементы, выходной регистр и блоки памяти, каждый из которых состоит из многоуровневого элемента памяти, выход которого соединен с первым входом первого умножителя, первого сумматора йо модулю два и второго умножителя, первый вход которого подключен к выходу первого

cóMMàòoðà по модулю два, а второй вход — к соответствующему выходу декоррелятора, причем входы первых сумматоров по модулю два соединены с выходами информационного регистра, входы и выходы сумматоров по модулю два первой группы подключены соответственно к выходам первых умножителей и к входам пороговых" элементов, выходы которых соединены с входами выходного регистра, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены дополнительные каналы обращения к памяти, а каждый блок памяти содержит группу умножителей, вторую группу сумматоров по модулю два, выходы которых подключены к первым входам умножителей группы, второй и третий сумматоры по модулю два, входы которых соединены соответственно с вторыми входами второго умножителя и с выходами умножителей группы, причем выходы второго и третьего сумматоров по модулю два подключены соответственно к второму входу первого умножителя и к входу многоуровневого элемента памяти, входы каждого сумматора по модулю два второй группы и второй вход каж97 2593

2r составитель T. Çàéöå íà

Редактор H.Ãóíüêo Техред Т.Маточка Корректор М.Демчик

Заказ 8526/45 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 дого умножителя группы соединены соответственно с выходами информационного регистра и с соответствукщим выходом декоррелятора одноименного до- полнительного каналаобращения к памяти.

Источники инФормации, 5 принятые so вникание при экспертизе

1. Мультипроцессорные вычислитель. ные системы. Под ред. Я.Л.Хетагурова, М.,"Энергия", 1971, рис.2-6.

2. авторское свидетельство СССР

9 491999, кл. G 11 С 15/00, 1974 (прототип) .