Запоминающий элемент

 

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК 0И) G 11 С 11/40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАЦ ИЗОБРЕТЕНИЙ И ОТНРЫТИ (21 ) 3251 670/1 8-24 (2?) 02.03.81. (46) 15 ° 06.83. Бюл.922 (72) В.И. Овчаренко и Б.И. Колкер (53) 681.327.6(088.8) (.56) 1. Патент CLQ, 9 4103348, кл.. Я 11 С 11/40, опублик. 1978.

2. Патент США 9 4207615, кл..g 11 С 11/40, опублик. 1980 ,(прототип).

{ 54 ) (57) ЗМЗОМИНИОЩИИ ЭЛЕМЕНТ, содержащий триггер, состоящий из пяти

МДП транзисторов, причем затворы первого и второго. МДП-транзисторов подключены к стокам второго и перво го МДН-транзисторов соответственнб, затвор и сток третьего МДП-транзистора и сток четвертога МДП-тран», зистора подключены к затвору вто.рого МДй-транзистора и первому затвору запоминающего ИДП«транзистора с плвающим затвором, шестой и седь„.Su„„ 1023395 А мой ключевые МДП-транзисторы, и затвор пятого МДП-транзистора,- затвор шестого МДП-транзистора и сток седьмого МДП-транзистора -соединены с зат- вором первого МДП-транзистора, истоки запоминающего и пятого МДП-тран-зисторов подключены к стоку шестого—

МДЦ-транзистора, истоки первого и второго МДП-транзисторов и истоки третьего и шестого МДН-транзисторов

; соединены с первой и второй шинами источника питания соответственно, а затворы четвертого и седьмого ЙДПтранзисторов и истоки четвертого и седьмого MQG-транзисторов подклю-чены к адресной шине, первой и второй разрядным шинам содтветственно, отличающийся тем, что| с пелью повышения надежности- запоминающего элемента, второй затвор

-запоминающего МДП -транзистора с плавающим затвором соединен с затвором первого МДП-транзистора.

10ЛЗЗ 5

Изобретение относится к устройст вам вычислительной техники и может бнть использовано в статических оперативных запоминающих устройствах, сохраняющих информацию при отключении источников питания. 5

Известны запоминающие элементы для статических ОЗУ, содержащие триггер, выходы которого через ключевые транзисторы подключены к разрядным шинам, затворы клвчевых тран- 10 эисторов - к адресным шинам (1) .

Недостатком этих запоминающих элементов является несохранение информации при отключении источников питания ° 15

Наиболее близким к предлагаемому по технической сущности является запоминаквций элемент, содержащий триггер и МДП-транзистор и -типа с запоминающим "плаваюр иг4" и управляющим затворами. Запоминающий элемент хранит информацию при отключенном питании 10 лет, время записи и считывания информации 1 мкс. Сток четвертого МДП-транзистора соединен с истоком пятого, стоком восьмого запоминающего МДП-транзистора, стоки третьего и пятого МДП-транзисторов с шиной питания. Затворы шестого и . седьмого ключевых МДП-транзисторов соединены с адресной шиной, сток шестого — с первой разрядной шиной, сток седьмого — со второй разрядной шиной. йДП-транзисторы выполнены с обеднением, проводимость третьего

МДП-транзистора на 10% ниже проводи- З5 мости четвертого и пятого и на 10% выше проводимости пятого МДП-транзисторов.

Работа запоминающего элемента заключается в следующем. Для оператив- 40 ного программирования на шину питания подают положительное напряжение (+5 В) относительно общей шины, Для программирования нулевого(едивичного)состояния запоминающего эле- 45 мента на выбранную адресную шину подают положительное напряжение (+5 В), на остальные - нулевое, на выбранную первую разрядную шину - нулевое (положительное напряжение + 5 B) напряжение, на выбранную вторую разряд" ную шину - положительное (+5 B) напряжение (нулевое). Соответствующие напряжения с: первой и второй разрядных шин через откРытые ключевые МДПтранзисторы подаются на затвори первого и второго МДП-транзисторов в ре7 эультате чего первый транзистор находится в открытом (закрытом) состоянии, второй транзистор - в закрытом (открытом) состоянии.

После подачи на адресную шину нулевого напряжения транзисторы находятся в закрытом состоянии. Нулевое (единичное) состояние запоминакицего элемента в режиме оперативного хра" 65 нения информации поддерживается за счет протекания тока от LiHHH питания к общей шине через транзисторы и открытый транзистор. Для оперативного считывания информации на выбранную адресную шину подают положительное напряжение (+5B). Так как запоминающий элемент находится в нулевом (единичном) состоянии, то со стока транзистора через открытый транзистор будет передано ННРКое (высокое) напряжение на первую разрядную шину со стока транзистора f2) .

Недостатком известного запоминающего элемента является низкая надежность работы, программирование его осуществляется невысоким уровнем напряжения программирования (+4) поскольку существенна величина емкости плавающего затвора, которая соответствует значительной площади затвора, а следовательно подвержена дефектности.

Це ть изобретения - повышение надежности работы запоминающего элемента.

Поставленная цель достигается тем, что в запоминающем элементе, содержащем триггер, состоящий из МДПтранзисторов, причем затворы первого и второго МДП-транзисторов подключены к стокам второго и первого МДП-транзисторов соответственно, затвор и сток третьего МДП-транзистора и сток четвертого МДП-транзистора подключены к затвору второго МДП-транзистора и первому затвору запоминающего МДПтранзистора с плавающим затвором, шестой и седьмой ключевые МДП-транзисторы, сток и затвор пятого ?ЩП-транзистора, затвор шестого ИДП-транзистора и сток седьмого ИДП-транзистора соединены с затвором первого МДПтранзистора, истоки запоминающего и пятого МДП-транзисторов подключены к стоку шестого ИДП-транзистора, истоки первого и второго МДП-транзисторов и истоки третьего и шестого МДПтранзисторов соединены с первой и второй шинами источника питания соответственно, а затворы четвертого и седьмого МДП-транзисторов и исток четвертого и седьмого МДП-транзисторов подключены к адресной шине, первой и второй разрядным шинам соответственно, второй затвор запоминающего

ИДП-транзистора с плавающим затвором соединен с затвором первого МДП-транзистора.

На чертеже приведена электрическая схема запоминающего элемента.

Запоминающий элемент содержит триггер на МДП-транзисторах 1-5, шестой и седьмой ключевые МДП-транзисторы 6 и 7, восьмой электрический перепрограммируеяяй запоминающий

МДП-транзистор 8 с запоминающим ("йлавающим"), управляющим и стираицим

3 4 затворами. Запоминающий элемент сое- .закрытом состоянии. Нулевое (единич-. динен с общей шиной 9, шиной питания ное) состояние запоминающего элемента

10, адресной шиной 11, первой и вто- в режиме оперативного хранения инфоррой разрядными шинами 12 и 13. мации поддерживается за счет протекаИстоки первого и второго МДП-тран- ния тока от шины питания к общей шине эисторов ооединены с общей шиной 9, 5 через транзисторы 3 или 4 и 5 и отсток первого МДП-транзистора - с зат- крытый транзистор 1 или 2. вором второго истоком и затвором В режиме считывания информации

У не третьего, истоком шестого, управляю- иэ запоминающего элемента на выбран. щим затвором восьмого МДП-транзисто- ную адресную шину 11 подают положира. Сток. второго МДП-транзистора 39 тельное напряжение (+5 В) . Так как соединен с затвором первого, затвором запоминающий элемент находится в нуи истоком четвертого, затвором пятого, левом (единичном) состоянии, то истоком седьмого, истоком и стирающим низкое (высокое ) напряжение со стока затвором восьмого МДП-транзистора. первого транзистора через открытый

Сток четвертого МДП-транзистора сое- 15 транзистор 6 поступает на первую раздинеи с истоком пятого, стоком восьмо рядную шину, а высокое (низкое ) напряго МДП-транзистора, стоки третьего жение со стока второго транзистора и пятого NJgl-транзисторов — с шиной через открытый транзистор 7 — на втопитания 10. Затворы шестого и седьмо рую разрядную шйну. го ключевых МДП-.транзисторов соедине- При аварийном Отключении питания ны с адресной шиной 11, сток шестого или при необходимости хранения инфор20 с первой разрядной шиной 12, сток мации при отключеннных источниках седьмого — со второй разрядной ши- питания проводят одновременное прогк ной 13. раммирование запоминающих транзистоТранэисторы 1 2 б и 7 выполнены ров всех запоминакицих элементов. Для

У t

:;в виде ц -канальных МДП-транзисторов этого на адресную шину подают нулевое с обогащением, транзисторы 3,4 и 5 - напряжение (транзисторы б и 7 нав виде и -канальных МДП-транзисторов ходятся в закрытом состоянии). На шис обеднением канала или высокоомиых ну питания подают высокое положительполикремниевых резисторов. Проводи- ное (25-30 В) импульсное напряжемость транзистора 3 на 1ОЪ ниже провоЗО ние длительностью 1-10 мс. При этом димости транзисторов 4 и 5, но на . увеличение напряжения на шине пита10% выше проводимости транзистора 5. ния приводит не к изменению состояЗапоминающий транзистор В - и -каналь- ния запоминающего элемента, а к изменый МдП-транзистор с эапомин ющим .. нению состояния только запоминающего (" плавающим" ), управляющим и стираю- 35 МДП-транзистора. щим затворами, запись и стирание ии-, Если запоминающий элемент находитформации в котором осуществляется ся в нулевом состоянии, то на управза счет инжекции электронов с "пла- ляющий затвор запоминающего транзис

>. вающего" или стирающего затвора и.тун-. тора подается нулевое напряжение, иелирования их через межслойную - 4g а на стирающий затвор (истОК, сток)изоляцию толщиной 0,05 мкм между высокое полажительное напряжение, (25-30 В). Из-за высокого коэффициен

Запоминакщий элемент работает та передачи .напряжения с управляюследукщим образом. щего на "Плавающий" затвор (более

Для оперативного программирования 45 0,9) на "плавающем" затворе Устаиавна шину питания подают положитель- ливается низкий потенциал. Из-.эа ниэно напряжение (5. В) относительнб .кого коэффициента передачи напряжен е на шины 9. Для программирования нулево- ния со стирающего на пла ищ (менее 0 05) почти все наго (единичного) состояния запоминаю- затвор (менее О, ) в межслойнай изощего э е лем нта на выбранную адресную прнжение падает в межслой

50 "плаваацим" шин 11 подают положительное напря- ляции между стиракщим и п шину еииос ж (g ение (5.В): на оотальные - нулевое, затворами. Из-эа высокой напряж ны ин» н выб анную первую разрядную шину ти электрического поля электроны а р

° l

12 подают нулевое положительное жектируютсл с плавающего затв р напряжение (+5 В) напряжение, на вы. в межслойную изоляцию и стекают чебранную вторую разрядную шину 13 - 55 реэ стирающий затвор. В результате положительное (5 В) напряжение. этого пороговое напряжение запомиПотенциалы с первой и второй раз- нающего транзистора по управлякщему ряд ных шин через открытые ключевые затвору становится .Отрицательным

ЩДП-транзисторы 6 и 7 подаются на (менее 10 B ) и сохраняется п осле затворы первого и второго транзисто-. 60 отключения источников питания.

:ров. Первый транзистор открывается Если запоминающий элемент находит. (з крывается) второй транзистор за- ся в единичном состоянии, то иа а

У

ЕННО На крывается (открывается). после подачи управляющий и соответственно . н адресную шину нулевого напряже- плавающий" затвор со стока первого ния транзисторы б и 7 находятся в . .транзистора подается высокое напра я1023395

Составитель В. Теленков, Редактор К. Волснцук Техред В.ДалекОрей Корректор В.Бутяга

Заказ 4221/37 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11.3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород ул. Проектная, 4. жение, а на стирающий затвор со стока второго транзистора — низкое напряжение. В результате падения, напряжения в межслойной изоляции электроны под действием высокой на пряженности электрического поля инжектируются из стирающего затвора в межслойную изоляцию и скапливаются на "плавающем" затворе. Пороговое напряжение запоминающего транзистора по управляющему затвору становится положительным (более 10 В ) и сохраняется при отключении источников питания.

После отключения источников питания информация сохраняется в течение длительного времени всеми запоминающими транзисторами в виде наличия или отсутствия заряда электронов на "плавающих-" затворах.

Дпя восстановления информации одновременно во всех запоминающих элементах на адресные шины подают нулевое напряжение, на шину пита6 ния - низкое положительное напряжение .5 В).

Если пороговое напряжение запоминающего транзистора отрицательное

$ { положительное), то он шунтирует (не шунтирует) транзистор 4. В результате этого проводимость транзистора 3 на 10% меньше (больше), чем проводимость транзисторов 4,5 и 8. Из-за

)О асимметрии нагрузки плеч триггера йа стоке транзистора 1 устанавливается низкое (высокое) напряжение, на стоке транзистора 2 - высокое (низкое) напряжение, что эквивалентно ранее запрограммированному и восстановленному нулевому (единичному ) состоянию запоминающего элемента.

В режиме оперативного программирования и считывания информации. запоминающий транзистор .и малая асимметрия проводимости йагрузок трйггера не оказывают влияния на работу запоминакщего элемента.