Логическое запоминающее устройство

 

1. ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители, адресные входы которых подключены к выходам дешифратора адреса, входы которого соединены с выходами регистра адреса, регистры числа, группы элементов И, формирователи сигналов переноса, первую группу элементов ИЛИ и элементы И, причем информационные входы накопителей подключены к выходам элементов И первой группы , первые входы одних из кСторых соединены с прямыми выходами первого регистра числа, инверсные выходы которого подклйчены к первым входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй , выходы которых подключены к входамустанов- , ки в единицу первого регистра числа , входы установки в ноль которого соединены с выходами других элементов И второй группы,-первые входы которых подключены к прямым выходам накопителей и первым входам формирователей сигналов переноса, бторые входы которых соединены с прямыми выходами второго регистра числа, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ первой группы, входы из которых соединены с выходами первого, второго и третьего элементов И, а входы другого элемента ИЛН первой группы - с выходами четвертого, пятого и шестого элементов И, первые входы первого и второго элементов И объединены и являются первым управляющим входом устройства, вторым управляющим входом которого является первый вход третьего элемента И, первые входы четвертого и пятого элементов И объединены и являются третьим управляющим входом устройства, четвертым управляющим входом и входом раз1 ешения записи которого являются соответственно первый вход элемента И и вторые входы элементов (Л И первой группы, вторые входы первого и четвертого элементов И подключены к прямому выходу второго регистра числа, и«версный выход которого -соединен со вторыми входа|Ми второго, третьего, пятого и шестого элементов И, о т ли ч аю щ е е с я тем, что, с целью повьшения быстродействия устройства, к в него введены формирователи сиг4 СО налов эаема, вторая группа элементов ИЛИ и элементы ИЛИ-НЕ, причем первый и второй входы формироваоо телей сигналов заема подключены соответственно к инверсным выходам 00 накопителей и к прямым выходам второго регистра числа, выходы элементов ИЛИ второй группы и элементов ИЛИ-ИЕ соединены соответственно с третьими входгики второго и пятого элементов И и с третьими входами пер вого и четвертого элементов И, первые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ подключены к третьим входам формирователей сигналов переноса, вторые входы элементов ИЛИ второй группы и элементов ИЛИ-ИЕ соединены с третьими входами формирователей сигналов

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

SU„„9 8 A (Я) С 11 С 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . "!,,: .

Н ABTOPCH0MV СВИДЕТЕЛЬСТВУ

---. -"-.:-.. 3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbITHA одного из которых соединены с выходами первого, второго и третьего элементов И, а входы другого элемента ИЛИ первой группы — с выходами четвертого, пятого и шестого элементов И, первые входы первого и второго элементов И объединены и являются первым управляющим входом устройства, вторьм управляющим входом которого является первый вход третьего элемента Н, первые входы четвертого и пятого элементов H объединены н являются третьим управляющим входом устройства, четвертым управляющим входом и входом разрешения записи которого являют(21) 3392442/18-24 (22) 16. 02. 82. (46) . 23. 06. 83. Вюл, Р 23 (72) Г.И..Кукулиев, С.М. Кадиев и A.И. Кукулиев (71) Дагестанский ордена Дружбы народов государственный университет им. В.И. Ленина (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

Р 780042, кл. G 11 С 15/00, 1978.

2. Авторское свидетельство СССР по заявке Р 3266386/18-24, кл. G 11 С 15/00, 1981 (прототип). (54)(57) 1. ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее накопители, адресные входи которых подключены к выходам дешифратора адреса, входы которого соединены с выходами регистра адреса, регистры числа, группы элементов И, формирователи сигналов переноса, первую группу. элементов

ИЛИ и элементы И, причем информационные входы накопителей подключены к выходам элементов И первой группы, первые входы одних из которых соединены с прямыми выходами первого регистра числа, инверсные выходы которого подключены к первым входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй группы, выходы которых подключены к входам- установки в единицу первого регистра числа, входы установки в ноль которого соединены с выходами других элементов И второй группы,:первые вхо ды которых подключены к прямым выходам накопителей и первым входам . формирователей сигналов переноса, вторые входы которых соединены с прямыми выходами второго регистра числа, вторые входы элементов И второй группы подключены к выходам элементов ИЛИ первой группы, входы ся соответственно первый вход элемента И и вторые входы элементов

И первой группы, вторые входы первого и .четвертого элементов И подключены к прямому выходу второго регистра числа, инверсный выход которого соединен со вторыми входа;ми второго, третьего, пятого и шестого элементов И, о т л и ч аю щ е е с я тем, что, е целью повыаения. быстродействия устройства, в него введены формирователи сигналов заема, вторая группа элементов ИЛИ и элементы ИЛИ-НЕ, причем первый и второй входы формирова телей сигналов заема подключены соответственно к инверсным выходам накопителей и к прямым выходам второго регистра числа, выходы элементов ИЛИ второй группы и элементов

ИЛИ-НЕ соединены соответственно с третьими входами второго и пятого элементов И и с третьими входами пе вого и четвертого элементов И, первые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ подключены к третьим входам формирователей сигналов переноса, вторые входы элементов ИЛИ второй группы и элементов ИЛИ-BE соединены с третьими входами формирователей сигналов

1024988 заема, третий вход каждого формирователя сигналов переноса, кроме первого, подключен к выходу формирователя сигналов переноса предыдущего разряда, третий вход каждого формирователя сигналов заема, кроме последнего, соединен с выходом формирователя сигналов заема последующего разряда, четвертые входы формирователей сигналов заема и сигналов переноса подключены к третьему входу шестого элемента И и являются пятым управляющим входом

;устройства, пятые входы формирователей сигналов переноса и формирователей сигналов заема соединены с первым входом шестого элемента H.

2. Устройство по п. 1, о х л ич а ю щ е е с я тем, что каждый

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Известно логическое запоминающее устройство, содержащее накопители, дешифраторы адреса, регистр адреса, первый и второй регистры слова, элементы ИЛИ и группы элементов И (11.

Недостатком этого устройства является низкое быстродействие. 10

Наиболее близким техническим решением к изобретению является лбгическое запоминающее устройство, содержащее накопители, дешифратор адреса, регистр адреса, первый и 15 второй регистры числа, группы. элементов И и элемент ИЛИ, причем первые входы элементов И первой группы объединены и являются входом разрешения записи устройства, а выходы подключены к информационным . входам накопителей, адресные входы которых соединены с выходами дешифратора адреса, входы которого подключены к выходам регистра адреса, вторые входы одних из элементов И первой группы соединены с прямыми выходами первого регистра числа, инверсные выходы накопителей соединены с первыми входами

30 одних из элементов H второй группы, выходы которых подключены ко входам установки в единицу первого регистра числа, входы установки в ноль которого соединены с выходами других элементов И второй группы, пер- 35 вые входы которых подключены к пря.мым выходам накопителей, вторые входы элементов И второй группы соединены с выходами элементов ИЛИ, формирователь сигналов переноса,, 40 формирователь сигналов заема содержит элементы И с седьмого .по десятый и элемент ИЛИ, выход которого подключен к первому входу седьмого элемента И, а входы — к выходам восьмого, девятого и десятого элементов соответственно, причем первые входы девятого и десятого элементов И, первый вход восьмого и второй вход девятого элементов И и вторые входы восьмого и десятого элементов И соответственно объединены и являются первым, вторым и третьим входами Формирователя, четвертым и пятым входами и выходом которого являются соответственно второй и третий входы и выход седьмого элемента И. н третью группу элементов И, первые входы которых попарно объединены и являются одним из управляющих входов устройства, другим управ.— ляющим входом которого является первый вход формирователя сигналов переноса, второй вход которого подключен к пряьым выходам накопителей, а третий вход — к прямому выходу второго регистра числа и вторым входам первого и четвертого элементов И третьей группы, вторые .входы второго, третьего, пятого и шестого элементов H третьей группы сое- динены с инверсным выходом второго регистра числа, первые, вторые и третьи входы элементов ИЛИ подключены соответственно к выходам элементов И третьей группы, четвертый вход формирователя сигналов переноса соединен с третьими входами второго и пятого элементов И третьей группы и является прямым разрядным входом устройства, третьи входы первого и четвертого элементов И третьей группы объединены и являются инверсным разрядным входом устройства, .прямым и инверсным выходами которого являются соответственно первый и второй выходы формирователя сигналов переноса, причем формирователь сигналов переноса содержит элементы И, элемент И-НЕ и элемент ИЛИ, выход которого сое- динен с первыми входами первого элемента И и элемента И-НЕ, входы элемента ИЛИ подключены к выходам второго, третьего и четвертого элементов И, вторые входы первого элемента И и элемента И-НЕ объединены и явля.отся первым входом формирова1024988

30 теля, а выходы — соответственно первым н вторым выходами формирователя, первые входы третьего и четвер- того элементов И объединены и являются вторым входом формирователя, . первый вход второго элемента И и второй вход третьего элемента И объединены и являются третьим входом формирователя, четвертым входом которого являются объединенные вторые входы второго,и четвертого элементов И (2) .

Недостаток известного устройства заключается в том, что для выполнения операции "Вычитание" .требуется вычитаемое преобразовать в допол- 15 нительный код,. за счет чего снижается быстродействие. устройства.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается р тем, что в логическое запоминающее устройство, содержащее накопители, адресные входы которых подключены к выходам дешифратора адреса, входы которого соединены с выходами 25 рЕгистра адреса, регистры числа, группы элементов И, формирователи сигналов переноса., первую группу элементов ИЛИ и элементы И, причем информационные входы накопителей подключены к. выходам элементов И первой группы, первые входы одних из которых соединены с прямыми выходами первого регистра числа, инверсные. выходы которого подключены к первым входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй группы, выходы которых подключены ко входам установки в единицу пер- 40 вого регистра числа, входы установки в ноль которого соединены с выходами других элементов И второй группы,.первые входы которых подключены к прямым выходам накопите- 45 лей и первым входам формирователей сигналов переноса, втбрые входы которых соединены с прямыми выходами второго. регистра числа, вторые входы элементов И второй группы под- 50 ключены к вйходам элементов ИЛИ первой группы, входы одного из которых соединены с выходами. первого, второго и третьего элементов И, а входы другого элемента ИЛИ первой группы — с выходами четвертого, пятого и шестого элементов И, первые входы первого и второго элементов

И объединены и являются первым управляющим входом устройства, вторым управляющим входом которого является первый вход третьего элемента

И, первые входы четвертого и пятого элементов ?! объединены и являются третьим управляющим входом устройства, четвертым управляющим вхо- 65 дом н входом разрешения записи которого являются соответственно первый вход элемента И и вторые входы элементов И первой группы, вторые входы первого и четвертого элементов И подключены к прямому выходу второго регистра числа, инверсный выход которого соединен со вторыми входамн второго, третьего, пятого

1 и шестого элементов И, введены формирователи сигналов заема, вторая группа элементов ИЛИ и элементы

ИЛИ-НЕ, причем первый и второй Вхо ды формирователей сигналов заема подключены соответственно к инверсным выходам накопителей и к прямым выходам, второго регистра числа, выходы элементов ИЛ?! второй группы и элементов ИЛИ-НЕ соединены соответственно с третьими входами второго и пятого элементов И и с третьими входами первого и четвертого элементов И, первые входы элементов ИЛИ второй группы и элементов

ИЛИ-НЕ подключены к третьим входам формирователей сигналов переноса, вторые входы элементов ИЛИ второй группы и элементов ИЛИ-НЕ соединены с третьими входами формирователей сигналов заема, третий вход каждого Формирователя сигналов переноса, кроме первого, подключен к выходу формирователя сигналов переноса предыдущего разряда, третий вход каждого Формирователя сигналов заема, кроме последнего, соединен с выходом формирователя сигналов заема последующего разряда, четвертые входы формирователей сигналов заема и сигналов переноса подключены к третьему входу шестого элемента

И.и являются пятым управляющим входом устройства, пятые входы формирователей сигналов переноса и формирователей сигналов заема соединены с первым входом шестого элемента И.

Кроме того, каждый фррмирователь сигналов заема содержит. элементы И с седьмого по десятый и элемент . ИЛИ, выход которого подключен к первому входу седьмого элемента И, а входы — к выходам восьмого, девятого и десятого элементов И соответст-, венно, причем первые входы. девятого и десятого элементов И, первый вход восьмого и второй вход девятого элементов И и вторые входы восьмого и десятого элементов И соответственно объединены и являются первьич, вторым и третьим входами формирователя, четвертым и пятым входами.и выходом которого являются соответственно второй и третий входы и выход седьмого элемента И.

На чертеже изображена функциональная схема разрядного сечения предложенного устройства.

1024988 б

x j h 3» », х h 3 1», x j. h 3 1 1 и х» л 3»

На выходах элементов ИЛИ 13» и

13 формируются одинаковые функции

Устройство содержит накопители 1 с прям»ми .2 и инверсными 3 выходами, дешифратор 4 адреса, регистр

5 адреса, первую группу элементов

И 6 и 7, первый регистр 8 числа со счетным 9 н установочным 10 входами, вторую группу элементов И 11 и 11, второй регистр 12 числа, первую группу элементов ИЛИ 13 » и 13», первый — шестой элементы И 14-19, форьырователи 20 сигналов переноса с выходом 21 в каждом разряде, формирователи 22 сигналов. заема с выходом 23 в каждом разряде, вторую группу элементов ИЛИ 24, элементы

ИЛИ-ИЕ 25. формирователь сигналов 15 заема содержит седьмой 26, восьмой

27, девятый 28 и десятый 29 элементы И и элемент ИЛИ 30. Формирователь сигналов переноса содержит элементы И 31-34 и элемент ИЛИ 35. ;»О

На чертеже обозначены вход 36 разрешения записи, первый — пятый управляющие входы 37-41 устройства, вход

42 сигналов переноса из предыдущего разряда, вход 43 сигналов заема из последующего разряда.

Устройство работает следующим образом.

Работу устройства поясним на примере реализации арифметической операции вычитания из двоичной переменной У, записанной в выбранной ячейке накопителей,1, двоичной переменной Х, записанной в регистре

12. Результат операции записывается на место переменной У.

Для этого в течение тактового сигнала необходимо на входе 38 и входе 36 установить нулевые значения сигналов, а на входах 37 39, 40 и 41 — единичные значения сигна- 40 лов. После окончания переходных процессов в цепях формирования сигналов заема от 3», до 3jq» (где и> 1 разрядность логического запоминающего устройства и 1 «< j c и), длитель- 4$ ность которых меньше длительности тактового сигнала, на входе 43 формируется сигнал ИЛИ-НЕ 25 соответственно функции Зj+q и 3 jq» . Сигнал на входе 42 не возбуждается, так как о этому препятствует единичное значение сигнала на инверсном входе элемента И 31 предыдущего разряда. Нулевое значение сигнала на входе 38 и единичное значение сигнала на входе 41 обеспечивает нулевое значение сигналов на элементах И 16 и 19, в . то время как единичные значения сигналов на входых 37, 39 и 40 формируют на выходах элементов И 14, 15, 17 и 18 соответственно функции Ю

t (х» h .»»ф» )v(х» A 3» < ) = х»®3j+$ которые после прохождения -через зле менты И 11» и 112 поступают на вхо" ды регистра 8 соответственно в виде

У» л(х»Я» 3»,» ) и у л (х O+) 31 < ), ч то и обеспечивает запись в регистр

8 требуемую функцию (у-х) .

По окончании тактового сигнала в .паузе на вход 36 подается единичное значение сигнала, а на входы

32, 38, 39, 40 и 41 - нулевые. Это позволяет переписать содержимое регистра 8 в выбранную ячейку накопителей:1 т,е. на место переменной у, до начала следующего тактового сигнала, что обеспечивает выполнение операции за одно обращеwe к накопителям 1.

Анализ работы устройства можно провести, представляя его как элементарный автомат, функция переходов которого с учетом управляющих сигналов имеет вид

q (+1) q (t) prj<1(n»- Ч31л()ч

Ч г3х»(п»»Ч3»1 ) Ч r4r5 хфс . (1}»

iver х»(П,ч3, ) yr,x3(П,Ч 31,» )Ч

Чг2х1), где ц (t+1) — состояние элемента

1 памяти в момент времени t+1, q (t) — состояние элемента

» памяти в момент време ни х - j-тый разряд двоичной переменной, записанной в регистре 12, т» т1 г», г4 и г5 управляющие сигналы на входах 36, 37, 38, 39 и 40, » 4г (х» t1» P ,чХ,л,Ча,11, значения переноса при

j ò-. сложении в (j- 1)-м разряде ; г

3»„=»4» (Х „9;„ч чХ»мЯ»н"Я»+»Эj« .значение заема при вычитании в (j+1) -м разряде.

Таким образом, предложенное устройство реализует всевозможные логические операции и арифметические операции сложения и вычитания между переменной.Х, записанной в регистре 12, и переменной у, записанной в выбранной ячейке накопителей 1, за одно обращение к накопителям i. При этом операция вычитания выполняется без предварительного преобразования вычитаемого в дополнительный код, за счет чего повышается быстродействие устройства.

Технико-экономическое преимущест во предложенного устройства заключается в его более высоком быстродействии по сравнению с известньм

1024988

Составитель Т. Зайцева

Техред.Л, Пекарь Корректор В Гирняк.

Редактор Н. Пушненкова.Филиал ППП Патент", r. Ужгород, ул. Проектная, 4

Заказ 4406/49 Тираж 594 Подписное

ВНИИПИ Государственного комитета. СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауыская наб., д..4/5