Цифровой регулятор

 

ЦИФРОВОЙ РЕГХДЯТОР по авт.св. 1Г , отличающ и и с я тем, что, с целью расшире 11ия функциональных возможностей, в , него введен нелинейный преобраэова тель,выход которого соединен с вторым входом десятого элемента И, вход . сброса, первый и второй входы синхро ниэации - соответственно с первым, : вторым и шестым выходами блока синхронизации , первый и второй входы управления - соответственно с первыми выходами третьего и четвертого триггеров , п(}ичем первый и второй информационные входы нелинейного преобразователя подключены к соответствующим входам цифрового регулятора .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК, SU„„1056130 A

3(59, 6 05 В 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ »

ЬС

Ф .. -... ". -- с;

С

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, -,;:. .!, К АВТОРСНОЬЮ СВИДЕТЕЛЬСТВУ

Щ (61} 974336 (21) 3457500/18-24 (22) 23.06.82

f46) 23.11.83. Ьол. и 43 (72) Г,Л. Баранов и В.Л. баранов (71) Институт электродинамики АН Ук раинской ССР (53) 62-50(088.8) (56) 1. Авторское евидетельство СССР

IF 974336ф. кл. G 05 S 11/26, 1981, (5Ч (57) аВОй РЕГУЛЯТОР авт.св. У 974336, о т л и ч а юшийся тем, что, с целью расщире. ыия функциональных возможностей, в .. него введен нелинейный преобразователь, выход которого соединен с вторым входом десятого элемента И, вход сброса, первый и второй входы синхронизации -. соответственно с первым, вторым и вестым выходами блока синх- ронизации, первый и второй входы управления - соответственно с первыми выходами третьего и четвертого триггеров, причем первый и второй информационные входы нелинейного преобразователя подключены к соответствующим входам цифрового ре- гулятора.

CO

Сд

Cb

CO

Ю

1056130

Изобретение относится к автоматике и может быть использовано в системах управления различными динамическими объектами, например в системах автоматического регулирования тех. 5 нологическими процессами на электростанциях.

По основному авт. св. Р 974336 известен цифровой регулятор, содержащий блок настройки, состоящий из пер- >0 ваго и второго регистров, блок знака, первый элемент И, второй эле" мент И, последовательно соединенные . блок синхронизации, третий элемент И, первый триггер, четвертый элемент И, 15 первый блок дополнительного кода, первый сумматор, второй сумматор, третий регистр, элемент задержки, второй блок дополнительного кода, пятый weмент И, первый элемент ИЛИ, четвер- 20 тый регистр, шестой элемент И, последовательно соединенные седьмой элемент И, второй триггер, восьмой эле, мент И, третий блок дополнительного кода, последовательно соединенные 25 третий триггер, девятый элемент И, второй элемент ИЛИ, последовательно соединенные четвертый триггер, десятый элемент И, третий элемент ИЛИ, пятый регистр, второй вход которого. соединен с вторыми входами первого, второго, третьего, четвертого регистров и шестым выходом блока синхронизации, первый выход которого соединен с входами сброса первого, второго сумматоров, первого, второго, третьего блоков дополнительного кода с вторыми входами первого, второго, третьегО триггеров, второй выходс первым входом седьмого элемента И третий выход - с первым входом третьего триггера, четвертый выход - с вторым входом четвертого триггера, пятый выход - с третьим входом блока знака, второй выход которого соединен «5 с вторыми входами первого и второго блоков дополнительного кода, третий выход - с вторым входом третьего бло- . ка дополнительного кода, второй вход . с выходом второго сумматора, второй вход которого соединен с выходом вто-.

50 рого элемента ИЛИ, второй вход которо" го соединен с выходом первого элемента И, первый вход которого соеди" нен с выходом элемента задержки, вто" рой вход - с вторым выходом третьего 55 триггера, выход третьего регистра со". единен с вторым входом девятого weмента .И, первый выход четвертого триг-. гера соединен с вторым входом пятого элемента И, второй выход - с первым входом второго элемента И, третьим входом девятого элемента И и вторым входом шестого элемента И, выход которого соединен с BTopblM входом перво. го элемента ИЛИ, выход которого соединен .с вторым входом третьего элемента И, выход BTOpol-o we eHTe 1« со. единен с вторым входом третьего элемента ИЛИ, выход третьего. блока дополнительного кода соединен с вторым входом первого сумматора, выход перcoro регистра соединен с его первым входом и вторым входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего элемента ИЛИ соединен с вторым входом седьмого элемента И, выход пятого регистра соединен с вторым входом второго элемента И, первый выход блока синхронизации соединен с. первым входом четвертого триггера, второй выход которого соединен с тре" тьим входом первого элемента И (1 ), Недостаток известного цифрового регулятора заключается в ограниченных функциональных воэможностях, поскольку он формирует только линейные законы регулирования.

Целью изобретения является расширение функциональных возможностей цифро-, вого регулятора.

Указанная цель достигается тем, что в цифровой регулятор введен нелинейный преобразователь, выход которо"

ro соединен с вторым входом десятого элемента И, вход сброса, первый и второй входы синхронйзации - соответственно с первым, вторым. и шестцм выходами блока синхронизации, первый и второй входы управления - соответственно с первыми. выходами третьего и четвертого триггеров, причем первый и второй информационные вхОды нелинейного преобразователя подключены к соответствующим входам цифра

coro регулятора.

На фиг. 1 изображена структурная: схема цифрового регулятора; на фиг.2. " структурная схема одного иэ возмож.ных вариантов реализации блока знака . и блока синхронизации; на фиг, 3 " структурная схема одного из возмож- . ных вариантов реализации блока нелинейного преобразования, Цифровой регулятор содержит блок 1 настройки, состоящий из двух регист1056130 ров 2 и 3, три регистра 4-6, два сумматора 7 и 8, блок 9 знака, блок 10 синхронизации, три блока 11-13 допол- нительного кода, четыре триггера 1417, нелинейный преобразователь 18, 5 три элемента ИЛИ l9-21, десять элементов И 22-31, элемент 32 задержки.

Цифровой регулятор имеет информационные шины: входные 33 и 34 и одну выходную 35, а также шины знака: входные 36 и 37 и одну выходную 38, Регист. ры 2-6 имеют группы шин управления и ввода данных 39-43 соответственно.

Блок 9 знака (фиг. 2 } содержит двщ двухразрядных регистра 44 и 45 сдвига, 35 четырехразрядный регистр 46, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 47-51, четыре элемента И 52-55, два элемента ИЛИ 56 и 57, входную шину 58 и две выходные шины 59 и 60, группы шин 61-20

63 для управления и ввода данных в регистры 44"46 соответственно. Шины 36"38 блока 9 знака являются соответственно первой, второй входными шинами знака и выходной шиной знака 25 цифрового регулятора.

Блок 1.0 синхронизации (фиг. 2)содержит генератор б4 тактовых импульсов, первый делитель 65 частоты, элемент 66 задержки, триггер 67 со счет- З0 ным входом, второй делитель 68 частоты, выходные шины 69-73.

Нелинейный преобразователь 18 (фиг. 3 1 содержит три регистра 74-76, сумматор 77, триггер 78, пять коммутаторов 79-83, два элемента 84 и 85

35 задержки, два элемента И 86 и 87, элемент НЕ 88, две шины 89 и 90 управления, выходную шину 91, группу шия

92-94 управления, для ввода данных в регистры 74-76 соответственно.

:Цифровой регулятор работает следующим. образом.

Регулирующее воздействие для каж- 45 дого 1-го цикла управления формируется согласно рекуррентыому соотношению

Z 1 А2„ „+SZ1-2 СУ1 ОТ1-2

° 1 где Х и Х - значение первой и вто" 50 г рой входной величины цифрового регулятора соответственно в каждом

1-ом цикле управления; и Y " значения преобразован" 55

i-2 ного рассогласования на

i-1 и i-2-ом циклах угравления;

2,, Z, ð Z; - значения регулирующего воздейСтвия íà ii, i-1 и 1-2-ом цикла управления;

А,S, С и О - - постоянные коэффициен" . ты, значения которых зависят от вида закона . управления, шага,квантования по времени, коэфФициента усиления и по- стоянных времени.

Настройка цифрового регулятора осуществляетсв заданием постоянных коэфФициентов А, S, С и О и начальных условий Z, 11 У; è Y;.< которые, в частности, могут быть нулевыми.

Предварительный расчет постоянных коэффициентов А, В, С и D для часто реализуемых законов управления выполняют по формулам, приведенных в таб° лице, где К - коэффициент усиления;

Т, Т„, Т„, Т,, Т - постоянные времени; h - шаг квантования по времени,вы" бираемой из условий заданной точности.

Цифровой регулятор оперирует с двоичными переменными, для которых соотношение (1) принимает следующий вид n-a

1-1

Z,.=1 2 (А2.. +62. + CY . + 1 ., p . j,И ),4-2 f,1-1 DY ), М-4

Y. Ñ2 Х ..Х -i " )

1j,i 2д 1

1= где индекс j обозначает р -ый разряд двоичной переменной соответствующей величины, например,2>, „ - двоичная

1 А 1-1 переменная j-го разряда величины 2;.

Количество разрядов представления величин составляет й"1 разряд, и -ый разряд -, знаковый.

Настройка цифрового регулятора выполняется следующим образом.

В регистры 2 и 3 блока 1 настройки, содержащие по 2п разрядов каждый, записывают по шинам 39 и 40 соответственно, например, от цифровой вычис" лительной машины централизованного управления либо от цифрового задатчика диспетчерского пульта двоичные и-разрядные коды абсолютных значений коэффициентов А, 8,"С и и соответственно, которые соответствуют требуемому линейному интегродифференциально" му эакону управления (таблица ) Для записи информации в регистры 2 и 3 используются выходные сигналы блока 10 синхронизации.

1056

"30 ции ) синхронизирует первые такты работы устройства с периодом h/Х.

Триггер 67 выполняет деление на две частоты выходной последовательности и импульсов элемента 66 задержки, формируя последовательность импульсов. частоты К /2п на третьем выходе блока 10 синхронизации. Эта последова" тельность делится делителем 68 в + --1 раз, на выходе которого четвертый выход блока 10 синхронизации формируется последовательность импульсов частоты Е/2п(п-1), период следова ния которой определяет время одного цикла управления.

В исходном состоянии триггеры 14-jf находятся в нулевом состоянии. Цикл формирования сигнала управления начи нается после установки триггера 17 в единичное состояние импульсом чет" вертого выхода блока 10 синхронизации. Сигнал прямого выхода триггера 17 открывает элементы И 29 и 31, а сигнал его инверсного выхода закры" вает элементы И 22, 23, 28 и 30. Дво-. ичный код начального условия Zl<, на" чиная с младшего разряда, сдвигается из регистра 4 через элемент 32 за" держки на один такт, блок 13 допол" нительного кода на шину 35 и через элементы И 31 и ИЛИ 21 в регистр 5, в котором в это 1время двоичный код начального условия2 ; сдвигается из

"старших разрядов в п -1 младшие разряды.

Блок 13 дополнительного кода управляется сигналом втсрого выхода блока 9 знака так, что прямой код про пускается без изменения, а дополнительный код регистра 4 преобразуется в прямой код. Таким образом, в и, старшие разряды регистра 5 записывает" ся двоичный код абсолютной величины . начального условия 2, »„ t.

Сигнал младшего разряда величины

) ;„„ с выхода элемента ИЛИ 21 поступает на вхор элемента И 25, на дру" гой вход которого поступает импульс второго блока 10 синхронизации. В слу-, чае единичного сигнала младшего разряда величины 2;„ элемент И 25 срабатывает, и импульс второго выхода блока 10 синхронизации устанавливает триггер 15 в единичное состояние.

Двоичный код начального условия „ „)сдвигается, начиная .с младшего разряда, с выхода регистра 74 нели. нейного преобразователя 18 и через элемент 84 задержки элементы И 29

Знаки коэффициентов А, В, С и 9 записываются по группе шин 63 в четырехразрядный регистр 46 блока 9 знака", 1

В случае ненулевых начальных ус-* ловий в регистр 4, который содержит S ,и-l разряд и дополняется элементом 32 задержки до и разрядов, по группе шин 41 записывают в прямом. или дополнительном коде, если21 .„ < О, .двоичный код начального условия Z. -ч .

В регистры 5 и 6, содержащие по

2п-1 разряд каждый, записывают и --1 разрядные коды абсолютных значений начальных условий,(21 ) и У; ) соот. ветственно. В регистр 74 нелинейно" 15 го преобразователя l8 записывают и-1 разрядный двоичный код абсолютного значения начального условия У; „!по группе шин 92. Регистры 74 и 76 нелинейного преобразователя 18 содер- р0 жат и - i разряд и дополняются элементами 84 и 85 задержки соответст" ,венно до и разрядов.. Регистр 75, содержащий п разрядов, и регистр 76 не линейного преобразователя 18 .сбрасы- 25 ваются по группе шин 93 и 94 соответ. . ственно в нулевое состояние.

Знаки начальных условий2; 1 и Z . g записываются по группе шин 61 в двухразрядный регистр 44 блока 9 знака. зо

Знаки начальных условий У; и „ за» писываются по группе шин 62 в двухразрядный регистр 45 блока 9 знака.

Необходимость в установке началь- ных условий возникает в случае пере- 35 дачи управления на цифровой регулятор от цифровой вычислительной машины централизованного управления. В слу" . чае автономного использования цифрового регулятора настройка его осущест вляется только установкой абсолютных значений коэффициентов в блоке 1 настройки и знаков коэффициентов в бло ке 9 знака.

Генератор 64 тактовых сигналов блока 10 синхронизации вырабатывает на его шестом выходе последовательность импульсов частоты Е, которая поступает на входы синхронизации регистров 2-6, а также делится делителем 65 в и .раз и затем задерживается элементом 66 задержки на один период тактовой частоты. Последовательность импульсов частоты Е/р. на выходе делителя 65 (первый выход блока l0 синхронизации задает,,Ь-ые такты ра- 55 боты устройства, а последовательность импульсов на выходе элемента 66 задержки (второй выход блока 10 синхронизаи ИЛИ 20 записывается в и старших разрядов регистра 6„ В регистре 6 в это время двоичный код начального условия)У; !сдвигается из старших разрядов в .и-1 младшие разряды.

Сигнал младшего разряда величины У; < J с выхода элемента ИЛИ 20 поступает на вход элемента И 24. В случае единичного сигнала младшего разряда величины ; q элемент И 24 сра- 10 к батывает по импульсу второго выхода блока 10 синхронизации, и триггер 16 устанавливается в единичное состояние.

Триггеры 15 и 16 в единичном со-, стоянии открывают элементы И 26 и 27 соответственно, через которые с выходов регистров 2 и 3 блока 1 настройки последовательно, начиная с младших разрядов, сдвигаются двоичные ко- 0 ды коэффициентов А и С соответственно.

Коэффициент А поступает через блок 11 дополнительного кода на первый вход сумматора 8 в прямом или до - 25 полнительном коде.в зависимости от

6нака произведения AZ» сигнал кото- . рого действует на втором выходе блока 9 знака. Сигнал знака величины ,AZ; g Формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 48, на входы которого посту30 пают сигналы выходов первых разрядов регистров 44 и 46, где хранятся знаки величин 7; < и A соответственно.

Сигнал знака величины A 2; Ä с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4о посту- З5 пает через элементы И 52 и ИЛИ 56 на шину 59 второго выхода блока 9 знака.

Коэффициент С поступает через блок 12 дополнительного кода на второй вход сумматора 8 в прямом или до -40 полнительном коде в зависимости от знака произведения СУ;, сигнал которого формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 50, на входы которого поступает сигнал знака величины У 1 с вы- 45 хода первого разряда .регистра 45 и сигнал знака коэффициента С с выхода третьего разряда регистра 46 блока 9 знака.

Сигнал знака величины СМ; „ e выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 50 через элемент И 54, открытый сигналом инверсного выхода триггера 67, и элемент ИЛИ 57 поступает на третий выход блока 9 знака.

Таким .образом, на входы последова -тельного одноразрядного двоичного сум" матора 8 поступают в прямом или до1056130 полнительном коде последовательно во времени, начиная с младшего разряда, двоичные коды коэффициентов А и С, алгебраическая сумма которых поступает на второй вход последовательного одноразрядного двоичного сумматора 7. В это время на первом входе сумматора 7 действует сигнал логического нуля, так как элементы И 22 и 23 закрыты сигналом инверсного выхода триггера 17. . Алгебраическая сумма коэффициентов А и С с выхода одноразрядного последовательного сумматора 7 записывается, начиная с младшего разряда, в регистр 4.

В конце каждого A-ro такта сигнал первого выхода блока 10 синхронизации блокирует цепи переносов сумматоров 7 и 8, а также сбрасывает блоки 11-13 дополнительного кода в исход" ное состояние.

Спустя и тактов после установки триггера 17 в единичное состояние триггеры 15-17 сбрасываются в нулевое состояние импульсом первого выхода блока 10 синхронизации. Триггер 17 в нулевом состоянии закрывает элементы И 29 и 31 сигналом прямого выхода и открывает элементы И 22, 23, 28 и 30 сигналом инверсного выхода.

Элементы И 28 и 30 подключают выходы регистров 5 и 6 к их входам соответственно. Цепи циркуляции кодов в регистрах 5 и 6 сдвига замыкаются через элементы И 28 и 30 соответственно.

Элемент И 23, открытый сигналами инверсных выходов триггеров 14 и 17, подключает выход регистра 4 через элемент 32 задержки к первому входу сумт матора 7, что обеспечивает в течение. следующих тактов поступление на первый вход сумматора 7 двоичного кода алгебраической суммы коэффициентов (А+С }.

В следующем такте после возврата триггера 17 в нулевое состояние с выходов регистров 5 и 6 сдвигаются младшие разряды величиныlZ; >) и1У; 1 соответственно.

В случае единичных кодов в младших разрядах величин)2; 7) и У; 1 элементы И 25 и 24 срабатывают по импульсу второго выхода блока 10 синхронизации, что приводит к установке триггеров 15 и 16 соответственно в единичное состояние. Сигналы прямых выходов триггеров 15 и 16 открывают соответственно элементы И 26 и 27, 130, 10

1056

9 через которые с выходов регистров 2 и 3 блока 1 настройки сдвигаются дво ичные коды коэффициентов В и В соот" ветственно.. Двоичные коды коэффициентов В и g преобразуются соответствующими блоками 11 и 12 дополнительного кода и поступают последовательно, начиная с младшего разряда, в прямом или дополнительном коде на входы сумматора 8. 10

Управление преобразованием блоками 11 и 12 дополнительного кода осуществляется по сигналам второго и третьего выходов блока 9 знака соответственно. Сигнал знака произведе- 1Б ния В 1;» формируется элементом ИСКЛЮЧАЮЦЕЕ ИЛИ 49, на входы которого поступают выходы вторых разрядов 44 и 46 регистров блока 9 знака, где .хранятся знаки величин21 2и В соот- 20 ветственно. С выхода элемента ИСКЛЮ"

ЧАЮЩЕЕ ИЛИ 49 сигнал знака величины

В ; через элементы И 53 и ИЛИ 56, поступает на шину 59 второго выхода блока 9 знака. 25

Сигнал знака произведения DY1 2

Формируется элементом ИСКЛЮЧАОщЕЕ

ИЛИ 51 по сигналам выходов второго и четвертого разрядов регистров 45 и

46. блока 9 знака. С выхода элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ 51 сигнал знака произведения DY g считывается через элементы И 55, ИЛИ 57 на шину 60 третьего выхода блока 9 знака.

Прямой или дополнительный код алгебраической суммы коэффициентов В и 3 с выхода сумматора 8 поступает на второй вход сумматора 7, на пер" . вый вход которого с выхода регистра 4 через элемент 32 задержки, элементы И 23 и ИЛИ. 19 сдвигается дво40 ичный код алгебраической суммы коэфФициентов A и С. С выхода суммато" ра 7. двоичный код алгебраической суммы коэффициентов А, В, С и g записывается в регистр 4.

Таким образом, за 2п тактов после начала цикла в регистре 4 накаплива" ется алгебраическая сумма коэффициен" тов А, В, С и 3, после чего триггер 1450 устанавливается в единичное состоя- ние импульсом третьего выхода блока 1Î синхронизации. Триггер 14 в единич-ном состоянии открывает сигналом пря-, мого выхода элемент И 22 и блокирует. элемент И 23 сигналом инверсного выхода. К моменту сдвига второго разря- . да алгебраической суммы коэффициен oå А, В, С и 9 с, выхода регистра 4 элемент И 22 подключает выход регист" ра 4 к первому входу сумматора 7. В . это время с выходов регистров 5 и 6 сдвигаются вторые разряды величин 2 ;,„)и (; 11соответственно. В слу" чае единичных кодов во вторых разря дах аепичии У,".„ и(Y; „I срабатывают элементы И 25 и И 24, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состояние.

Двоичные коды произведения коэффициентов А и С на двоичные пере"

Менные вторых разрядов величин(2;„), и („„ j соответственно преобразуются в прямой или дополнительный код блоками 11 и 10 соответственно. Затем эти коды суммируются сумматором 8, сигнал суммы которого суммируется сумматором 7 с двоичным кодом алгебраической суммы коэффициентов А, В, С и 3, сдвигаемой с выхода регистра 4,. начиная с второго разряда. Следовательно, установка триггера 14 в еди" ничное состояние приводит к сдвигу на один разряд накопленно" суммы коэф Фициентов в регистре 4, обеспечивая этим выполнение операции умножения на два. Спустя и тактов после уста" новки триггера 14 в единичное состояние сигнал первого выхода блока 10 синхронизации возвращает триггер 14 в нулевое состояние, в котором обеспечивается подключение элементом И 23 выхода регистра 4 через элемент 32 зацержки на такт к первому входу сумматора 7.

В это время на второй вход сумматора 7 с выхода сумматора 8 поступает двоичный код алгебраической суммы произведения коэффициентов В и g на двоичные переменные вторых разрядов ве" г личин -д I и 1 «(1 я 1 соответственно которая формируется таким же образом, как и в предыдущие и тактов формировалась алгебраическая сумма произведения коэффициентов А и С яа двоичные переменные вторых разрядов величин, )2-„) о « („ ; ) соответственно. Сумматор 7 суммирует сумму коэффициентов s регистре 4 с алгебраической суммой произведения коэффициентов В и 3) на двоичные переменные вторых раз. .рядов величин 2;„ I и )У1.„1 соответственно, и результат суммирЬвания запи" сывается в регистр 4. 8 дальнейшем формирование регулирующего воздействия выполняется аналогичным образом.

Каждые 2п,тактов в кольцевых регистрах 5 и 6, содерж щих 2(п-1.) разряд, 1056

15

30

55,1! происходит сдвиг, выходного сигнала относительно выходных сигналов блока 10 синхронизации, что приводит к совпадению на входах элементов И 25 и 24 с импульсом второго выхода блока 10 синхронизации следующих разрядов величин12„. 1,(У;11, 2;

Переключение триггером 14 цепи цирку . ляции кодов регистра 4 с и разрядов (с выхода элемента 32 задержки на и-1 разряд (с выхода регистра 4 ) обеспечивает сдвиг информации в регистре 4 на один разряд относительно выходных сигналов блока 10 синхронизации

Спустя 2n(11-1) такт после начала

1 цикла формирования сигнала управления в регистре 4 накапливается в прямом,или дополнительном коде п стар"

-ших разрядов выходной величины Z ;, .знаковый и "ый разряд которой с вйхо-. да сумматора 7 поступает на второй ,4зход блока 9 знака (шина 58 ) и сдви-, гается по сигналу, действующему на шине 72 блока 10 синхронизации, в первый разряд регистра 44 сдвига, иэ первого разряда которого в это время во второй разряд сдвигается. знак ве-. личины Z.1, К моменту начала второго цикла формирования сигнала управления в

Ъ-! старших разрядах регистров 5 и б содержатся двоичные коды величин ф «„) и «У, »., ).coîòветственно.

4 . 35

Формирование сигнала управления во втором и всех последующих циклах выполняется аналогичным образом, но с новых начальных условий, которые автоматически формируются в предыду-.

40 щем цикле.

Нелинейный преобразователь в каждом цикле управления из двоичных ко-. дов абсолютных значений входных ве пичин .)(1; и )(y1), которые поступа": ют последовательно во времени, начи-. ная с младших разрядов, на шины 33 и 34 соответственно, формирует двоичный код абсолютного значения произ.ведения )Y; ) = А.",НХ Z t следующим: образом.

В первые и тактов цикла управления,. когда триггер !7 находится в

: единичном состоянии, коммутаторы 81 . и 82 подключают вины 33 и 34 к инфор" мационным входам регистров 75 и. 76 соответственно.. Под действием им", пульсов шестого выхода блока 10 синхронизации, которые действуют по ши"

130 12 . не 73, двоичные коды входных величин ,)Х1, t и Х Дсдвигаются в регистры 75 и 76 соответственно. В это время на шине 89 действует сигнал логической единицы прямого выхода триггера 14, который через элемент НЕ 88 блокирует элемент И 87. Триггер 78 находится в нулевом состоянии и блокирует элемент И 86. Коммутатор 79 под дейст. вием сигнала логической единицы на шине 90, по которой действует сигнал прямого выхода триггера 17, подключает вход сумматора 77 к шине логического нуля.

Таким образом, в регистр 75 на

"и разрядов вводится двоичный код Х1,), а в регистр 76 на и-1 разряд, который дополняется до п разрядов эле" ментом задержки 85 на такт, вводится

/двоичный код 1Х2,1 .

В следующие и тактов триггеры 14 и 17 находятся в нулевом состоянии.

Сигнал логического нуля прямого выхода триггера 17, действующий по шине 90у переключает коммутаторы 79,81 и 82

; таким образом, что коммутатор 79 подключает выход коммутатора 80 к входу сумматора 77, коммутаторы 81 и 82. подключают информационные входы регистров 75 и 7б соответственно к выходу регистра 75 и к выходу коммутатора 83 соответственно. Сигнал логического нуля прямого выхода триггера 14, действующий на шине 89, снимает через . элемент НЕ 88 блокировку элемента И 87 и переключает коммутаторы 80 и 83 таким образом, что коммутаторы 80 и 83 подключают свои выходы к выходам элементов 84 и 85 задержки соответствен" но. Такое состояние коммутаторов 79т

83 обеспечивает следующее: подключе-

we информационного входа регистра 74 к его выходу через сумматор 77, коммутаторы 79 и 80 и элемент 84 задержки, подключение информационного входа регистра 75 к его выходу через коммутатор 81, подключение информаци.онного входа регистра 76 к его выхо. ду через коммутаторы 82, 83 и элемент 85 задержки. Такая коммутация цепей циркуляции двоичных кодов с выходов регистров 74-76 на их входы обеспечивает динамический режим хранения информации. Если в младшем раз-. ряде величины Хд j содержится .единичный код, то сигнал логической единицы на выходе коммутатора 82 откроет элемент И 87 в момент действия импульса. второго выхода блока 1О синхрониза10561

13 ции на шине 70. Триггер 78 устанавливается в единичное состояние выходным сигналом элемента И 87 на время и тактов. Сигнал прямого выхода триггера 78 открывает элемент И 86, через который на вход сумматора 77 сдвигается, начиная с младших разрядов, двоичный код величины JX

В следующие и тактов на шине 89 устанавливается сигнал логической еди"15 ницы прямого выхода триггера 14, который блокирует через элемент НЕ 88, элемент И 87 и подключен с помощью, коммутаторов BQ и 83 выходы регистров 74 и 76 к входам коммутаторов 79 и 82 соответственно.

Цикл циркуляции кодов в регистрах 74 и 76 сокращаются на один такт, что обеспечивает сдвиг кодов на один разряд в регистрах 74 и 76 по отноше- >5 нию к коду в регистре 75, цикл циркуляции кодов, а котором по-прежне" му составляет и тактов. Таким образом, сигнал логической единицы на шине 89 прямого выхода триггера 14, действующий в нечетные и тактов че..рез каждые 2 и тактов, обеспечивает сдвиг информации в регистрах 74 и 76 по отношению к информации в, регистре 75..

8о время четных п тактов через каждые 2 тактов на шине 89 действует сигнал логического нуля триггера 14, который снимает блокировку элемента И 87 через элемент HE.88. На вхо" 40 дах элемента N 87 произойдет совпадение с импульсом второго выхода блока 10 синхронизации, действующим йа шине 70, сигнала единичного кода второго разряда величины )Xg„(, поступающего с выхода коммутатора 82.

Триггер 78 устанавливается в единичное состояние на и тактов выходным сигналом элемента И 87 и снимает блокировку элемента 86, через который на вход сумматора 77 с выхода коммутатора 81 поступает, начиная с младшего разряда, двоичный код величины

fXj l. В это время на другой вход сумматора 77 через коммутаторы 79-80 и элемент 84 задержки сдвигается с выхода регистра 74 двоичный код веI личины Х,1, начиная с второго разряда, так как в предыдущие tl тактов

30 14 информация в регистре 74 была сдвинута относительно информации в регистре 75. Последовательный двоичный сумматор 77 суммирует,.двоичные коды, поступающие на его входы, и результат сдвигается в регистр 74. Дальнейшие вычисления а блоке 18 нелинейных преобразований осуществляются аналогично.

Таким образом, в регистре 74 за время одного цикла управления, состав/ ляющего 2п(й-,1 ) тактов накапливается двоичный код старших разрядов произведения1Y }=1Х„ЦХ ., который а первый .П тактов следующего цикла, управления сдвигается с выхода регистра 74 через элемент 84 задержки и по шине 91 поступает через элементы И 29 и ИЛИ 20 на информационный вход регистра 6, где записывается в его и старшие разряды. В это время в регист" ре 6 из старших разрядов в младшие разряды сдвигается двоичный код величины 1т 1 11, -сформированный нелинейным преобразователем 18 на предыдущем цикле управления.

В первом такте каждого цикла управления сигналы знаков входных величин"Х „, и Х „, поступающие по ши- нам 36 и 37 в блок 9 знака, преобразуются элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 47 в сигнал знака произведения, Y

= Х, Х „, котопый сигналом, действующим на шине 72 блока синхронизации 10 сдвигается s первый разряд регистра 45, из которого во второй разряд сдвигается код знака -произве-, дения У „,сформированный на предыдущем цикле управления.

Двоичный код абсолютного значения регулирующего воздействия IZ;f и сигнал его знака действуют на шинах 35 и 38 соответственно в начале каждого цикла управления.

Помимо широкого набора линейных интегродифференциальных законов управления первого и второго порядка данный цифровой регулятор выполняет нелинейное преобразование над входными сигналами, что позволяет реализовать адаптивные законы управления и этим повысить качество управления.

Например, если на первый информационный вход цифрового регулятора поступает сигнал рассогласования, а на второй вход - сигнал, пропорциональный возмущению, действующему. на объект регулирования, или нагрузке на объект регулирования, то цифровой регулятор 15 10561 реализует интегродифференциальный закон управления с переменным коэффи- . циентом усиления.

Если на оба информационных входа цифрового регулятора подать сигнал рассогласования, то цифровой регулятор реализует интегродифференциальный закон управления над квадратом сигнала рассогласования, что повышает качество управления при значительных сигналах рассогласования.

Если на один .вход цифрового регуля.

"тора подать сигнал рассогласования, а на второй вход - сигнал цифрового. программно"временного устройства, то, переключаемый коэффициент усиления цифрового регулятора принимает свое. ,значение согласно изменениям сигнала цифрового программно-временного уст20 ройствае

30 . 16

Цифровой регулятор можно использо" вать для формирования линейных и не" линейных законов управления любого порядка. В этом случае несколько цифровых регуляторов соединяются последовательно так, что выходные шины 35 и 38 каждого предыдущего цифрового регулятора подключаются к одной из групп входных шин 33 и 36 или 34 и 37 соответственно. Оставшиеся свободными входные шины 33 и 36 или 34 и 37 циф ровых регуляторов используют для адап". тивного изменения параметров законов управления либо подключают к.шинам логического нуля или единицы.

Таким образом, широкие функциональные возможности цифрового регулятора значительно расширяют область его применения, что обуславливает получение -определенного технико"экономического эффекта.

1056130

44 л м

В

4«t

4«4

44

3 с а с !

»»»» л

4»"

ttt

«» е

l ч. Ф»

Э

М

О4

4I

).Э

44 !

»

%ч

3

4»

Ф-

4«4

Ф»

Ъ лт

«4«

1 л4 л

Ф»

Ж

1 т

Ф с

)Ф

4»

4»

«4»

°" л

1

Ф

Ф» л

)4)

«4» м

3 .

Ь

t1 с )ФФ«„

I

1 ;

4:

О. 1 .«ю

3 li

1

I

%»

Ф

EL

444

Ч

IL

%»

«Ф

ФФ

CL

Ф4) 1 !

-I !

I !

1

I !

1

l

l

1 !

I

I

1

1

I

1

I

1

1 !

1

t

1

I

)1

I

I

1

1

I

t

I

I

t !

I

1

1

1

1

1

I

1.

1.

1

1

I

I

1 !

3Q

S I

Y

Х I

0 1 е 1

Х 1

З

Z 1

3 1

О

I- 1

Ф 1

С 1

4)) I

D.

I с

0 I У 4)

Х

° 4

1 ш«

Х I

% I .!С

Ф 1

Ct I ч

6) I

1 4) а

Cf I

«»

tIt I 4» а!

О 1, 1- 1, К 1

° »»»»)

>, 1 Ф»

Ф 1 44 ф) и ф

4)) 1 Ф

C

«Ю

X 1

1- I

В I

4«4

= 3

Х 1 4 ф ) м»

6 1 х

34 1

Х В

«С о

C= l !

441 «4. !

1 .М

4Ч !

I» ю3

1 I»

М

v ь

4l

4

4 Ф4

4««4

Ф-

1 — »-1

Ф»

»«» ф с с

Itl

Ф«»»»»«»

4O . 4

Ф Ф» ..»», Д

° Ф

r т

Ф» Лл Ф» м Ф

44 аЭ

° Е !

4 ФФ

Ю t е) З

Ф (;д

«ф Фс! с

ФЪ

I л

1 л4

Ф

ФФ

»

I1

1»

1 л

I t4l )» ф 44)

1

%

45 ф

Ф Ф) с ! е

)4

° «»

« « л4Ь

Ю

I»

)4) t л «Ф-л

C !

tt

20

1 ч

Ф

1

% ему - с

+ ФФ л"

Ф

Ф

tV

4»

Й

Ф1

1- .

ФЧ с

1 а о

C с

1 м

Ф3

3 .ач

Ф й=

° » с

Э а

CI с

9I

41С

x)W и

° »

° »

iT»»l о

Ф с

In

Ю

4.Э

C3l

°

Э» фф

Ф1

Ф

М

11

Ф»1 Ю

I»

1 Е

% и С

° »

I с

Ю.

1 с

1»

11

° »

Ю.

II

EO о

1I

CI. l»

° Î

С

1„ М;

Э

З

X х

К о

I» о о

С-"

1

1

I„

1, Ij

1.

CL

Ф4

%»

CL и

3С

à — 1

I

l,:

I

° ф Ф

1

1 ъ

XjII

° 1

IO

1 1

lI1

I.

6, о

I о а

I

1

I

I

I

1 !

I

I

I

1

I

1

1

I

)g

Х х

0 е х

il

У о

Ф з х

З х х

У

»» 1

С Ф1

Ю ф»

° В>е»» 1

" .), Ф» 1!

« Ь ( с.

1056130

1056130

1OS6> 3О

Подписное

Составитель А. Лакее

Реоактор Р Циника Техреду В.Далекорей Корректор 9„ На аренко

Заказ 9303/39 Тираж 57Е Подпсное

ВНИИПИ Государственного комитета CCCP по делам изобретений и открытий

«11ДОЯ Москва Ж-ДЯ Ра шская наб. д. 4Д

Филиал ЙПЙ "Патент", r. Ужгород, ул. Проектная, 4