Счетчик с параллельным переносом

 

СЧЕТЧИК С ПАРАЛЛЕЛЬНЫМ ПЕРЕНОСОМ , содержащий счетный вход и П разрядов, каждый из которых содержит первый и второй коммутационные триггеры и триггер памяти, первый выход первого коммутационного триггера соединен с 5 -входом второго коммутационного триггера, ьторой выход которого соединен с К -входами первого коммутационного триггера и триггера памяти, второй выход первого коммутационного триггера соединен с 5-входом триггера памяти , вькод которогЬ соединен с S входом первого коммутационного триг-., гера, первые R -входы первого и второго коммутационных триггеров всех разрядов соединены со счетным входом, первый выход второго коммутационного триггера каждого разряда , кроме разрядов со второго по k -и, соединен со вторым R-входок первого коммутационного триггера всех последующих разрядов и со вторым R- входом второго коммутационного триггера каждого последующего разряда , кроме старшего, выход триггера памяти и второй выход первого коммутационного триггера первого разряда соединены попарно с S- входами первого коммутационного триггера старшего разряда, а первый выход второго коммутационного триггера каждого из разрядов со второго по Ic -и соединен с вспомогательным R -входом первого коммутационно7 го триггера следующего разряда, о т л и ч а ющ и и с я тем, что, с целью упрощения, первый выход второго коммутационного триггера каждого из разрядов со второго по 1с-й соединен с дополнительным S входом первого коммутационного триггера следующего разряда, а первь СО выход второго коммутационного триггера каждого из разрядов с {1(-1 )-го vl по (n-0-й соединен с соответствуюсо щим вспомогательным S -входом первого коммутационного триггера старшего разряда.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (I9! {f1) 3 aiD Н 03 К 2 3 /О 2

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М/

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ н автоимамм саидетввСтвм (2 ) 36 38 6/ I 8-2 (22) 29.06.83 (46) !5.I0.84. Бюл. Vi: 38 (72) Г,С.Брайловский (7!) Государственное союзное .. конструкторско-технологическое бюро специализированных полупроводниковых микросхем (53) 62!.374.322(088.8) (56) !. Авторское свидетельство СССР

У 340099, кл. Н 03 К 23/02, !969.

2. Авторское свидетельство СССР

II 705688, кл. Н 03 К 23/02, !979 (прототип). (54)(57) СЧЕТЧР!К С ПАРАЛЛЕЛЬНЫХ ПЕРЕНОСОМ, содержащий счетный вход и и= разрядов, кажщий из которых содержит первый и второй коммутационные триггеры и триггер памяти, первый выход первого коммутационного триггера соединен с S -входом второго коммутационного триггера, ьторой выход которого соединен с Р -входами первого коммутационного триггера и триггера памяти, второй выход первого коммутационного триггера соединен с S -входом триггера памяти, выход которого соединен с S — . входом первого коммутационного триг-., гера, первые R -входы первого и второго .коммутационных триггеров всех разрядов соединены со счетным входом, первый выход второго коммутационного триггера каждого разряда, кроме разрядов со второго по

"й, соединен со вторым Я=входом первого коммутационного триггера всех последующих разрядов и со вторым Я= входом второго коммутационного триггера каждого последующего разряда, кроме старшего, выход триггера.памяти и второй выход первого коммутационного триггера первого разряда соединены попарно с 5-: входами первого коммутационного триггера старшего разряда, а первый выход второго коммутационного триггера каждого из разрядов со второго по -й соединен с вспомогательным

Я -входом первого коммутационного триггера следующего разряда, отличающийся тем, что, с целью упрощения, первый выход второго коммутационного триггера каждого иэ разрядов со второго по

f(-й соединен с дополнительным с!— входом первого коммутационного триггера следующего разряда, а первый выход второго коммутационного триггера каждого из разрядов с (к-! 1-го о (и-l!-й соединен с соответствующим вспомогательным 5 -входом первого коммутационного триггера старшего ie -го разряда.

19179 2 гера старшего разряда. При использо

>вании логических элементов И-НЕ с максимальным коэффициентом объедикения по входам 8 можно построить

5 группу только иэ четырех разрядов.

З5

Этот счетчик отличается высоким быстродействием и меньший числом 45 межразрядных связей по сравнению с другими устройствами.

Недостатком этого счетчика является его сложность, что связано с относительно большим числом межразрядных внутригрупповых связей и большим числом входов первого коммутационного триггера старшего разряда.

Для построения группы иэ n55 разрядов с одним тактовым входом потребуется 2(h-l.) 5 -входов и входов первого коммутационного триг

4 1l

Изобретение относится к цифровой вычислйтельной технике и дискретной автоматике, Известен счетчик, содержащий счетный вход и разряды, каждый, из которых содержит первый и второй коммутационные триггеры и триггер памяти, причем счетный вход соединен со входами всех разрядов, а выход пер еноса каждого разряда соединен со входами всех последующих разрядов Г13.

Недостаток этого счетчика †. большое число соединений выходов младших разрядов со входами старших, что увеличивает его сложность °

Наиболее близок к предлагаемому

I счетчик, содержащий группы разрядов, каждый из которых содержит первый и второй коммутационные триггеры и триггер памяти, выход переноса каждой группы соединен с тактовыми всех последующих групп, а в каждой группе

1э-входы первого коммутационного триггера старшего разряда соединены попарно с первыми выходами триггеров памяти и вторыми выходами первых коммутационных триггеров всех предшествующих разрядов данной группы, а Й -входы первого коммутационного триггера старшего разряда соединены попарно с выходами переноса всех предшествующих разрядов в данной группе, кроме того Й -входы коммута. ционных триггеров каждого разряда, кроме старшего, соединены попарно с выходами переноса всех предшествующих разрядов в данной группе, тактовые входы группы соединены с R —входами коммутационных триггеров всех разрядов данной группы, а выход переноса старшего разряда группы соединен с выходом переноса данной группы 1.23.

Целью изобретения является упрощение счетчика.

Поставленная цель достигается тем, что в счетчике с параллельным пере" носом, содержащем счетный вход и

h -разрядов, каждый из которых содержит первый и второй коммутационные триггеры и триггер памяти, первый выход первого коммутационного триггера соединен с э -входом второго коммутационного триггера, второй выход которого соединены с R— входами первого коммутационного триггера памяти, второй выход первого коммутационного триггера соединен с S --входом триггера памяти, выход которого соединен с S -входом первого коммутационного триггера, первые Й -входы первого и второго коммутационных триггеров всех разрядов соединены со счетным входом, причем первый выход второго коммутационного триггера каждого разряда, кроме разрядов со второго по -й, соединен со вторым Р -входом первого коммутационного триггера всех последующих разрядов и со вторым Р -, входом коммутационного триггера каждого последующего разряда, кроме старшего, выход триггера памяти и второй выход первого коммутационного триггера первого разряда соединены попарно с 6 -входами первого коммутационного триггера старшего

РазРяда, первый выход второго коммутационного триггера каждого из разрядов со второго по К-й соединен с вспомогательным R -входом первого коммутационного триггера следующего разряда, первый выход второго коммутационного триггера каждого из разрядов со второго по К -й соединен с дополнительным S --входом первого коммутационнрго триггера следующего разряда, а первый выход второго ком- . мутационного триггера каждого из разрядов с (Ъ-1)-го по (ь-1) -й соединен с соответствующим вспомогательным 5 -входом первого коммутационного триггера старшего разряда. ного триггера старшего Л -ro разряда.

На фиг.l изображен пример построения структурной схемы 6 -разрядно

lll9

ro счетчика при 4 3, на фиг.2структурная схема разряда счетчика! йа фиг.3 — временная диаграмма работы счетчика, изображенного на фиг.l..

Счетчик с параллельным йереиосом 5 (фиг.! ) содержит счетный вход 1 и и разрядов 2-1, 2-2, 2-3, 2-4, 2-5,...

2" П, каждый из которых содержит пер. вый 3 и второй 4 коммутационные триггеры и триггер памяти 5 {фиг.2», Ir первые R -входы первого и второго коммутационных триггеров всех разрядов 2-1,...2-1!. соединены со счет-. ным входом 1, причем первый вь!ход второго коммутационного триггера (Й 1, 15 каждого разряда, кроме второго и третьего (1 =3), 2-1,2-4,2-5,..., соединен со вторым . R -входом пер" вого .коммутационного триггера всех последующих разрядов 2-2,2-3,2-4,2-5,20 ...2-ь и со вторым Р -входом второго Коммутационного триггера каждого последующего разряда, кроме. старшего 2."2,...,2-5,..., выходы (у! триггера памяти и выход (9 пер- - 25 вого коммутационного триггера первого разряда 2-1 соединены попарно с Я -входами первого коммутационного триггера старшего разряда 2-tl а первый выход второго коммутационного триггера Qq каждого иэ .разрядов ео. второго по . k-й (%=3» 2-2, 2-.3. соединен с вспомогательным Рвходом и с дополнительным, 5"вхо- дом первого коммутационного триггера следующего разряда 2-3, 3-4, а пер35 вый выход второго коммутационного триггера(1!1 )каждого из разрядов с (1 -.!1-го no (h-11-й 2-4,2-5,... соединен с соответствующим вспомогательным В-входом первого коммутацион40 ного триггера старшего разряда 2-h"

Первый коммутационный триггер 3 выполнен на логических элементах

И-НЕ 6 и 7, второй коммутационный триггер 4 выполнен на логических элементах. И-НЕ 8 и 9, а триггер памяти 5 выполнен на логических элементах И-НЕ !О и 11 (фиг.2).

Функционирование счетчика, выполненного на логических элементах -HE 50 поясняется временной диаграммой (фиг.3). По фронту импульса на вхо= де I переключаются сигналы на выходах (зj триггеров памяти 5 всех раз- . рядов и на выходе (8l » первого коммутационного триггера 3 первого разряда 2-1. Сигналы на выходах (4g)вторых коммутационных триггеров 4 всех

179 4 разрядов переключаются по срезу импульса на входе I. Для счетчика в режиме максимального быстродействия минимальные длительности сигналов логических нулей и единиц на входе I составляют по 31, где;+з - максимальное время переключения одного логического элемента. На временной

„диаграмме задержки переключения одних сигналов относительно других показаны стрелками, а величины saдержек выражены в единицах

Рассмотрим функционирование счетчика из исходного состояния !

О!!1...1 по выходам (y) триггербв памяти 5.разрядов 2-1,2"2,2-3,2-4, 2-5...,,2-tl ;соответственно..

После фронта первого импульса на, .входе сигнал s на выходе триггера памяти первого разряда 2-1 переключается в логический нуль, а сигнал на выходе триггера памяти второго разряда 2"2 переключается в логическую единицу. По срезу первого импульса (с задержкой 2 з» сигнал Q на первом выходе второго коммутационного триггера первого разряда 2-1 переключается в логический нуль, а сигнал Й иа первом выходе второго коммутационного триг гера второго разряда 2-2 с задерж-. кой 3t> переключается в логическую единицу, после чего последовательно с задержкой 2t5 переключаются в логическую единицу сигналы Q на первых выходах коммутационных триггеров третьего и четвертого разрядов (В= 3, !с-!=4 !. Второй счетный импульс на вход 1 подается, ие дожидаясь окончания этих переходных процессов, так как сигнал логического нуля иа выходе 6 второго комл мутационного триггера первого разряда 2-1 удерживает все остальные разряды от ложных переключений. Фронт второго импульса на входе переключает триггер памяти первого разряда 2-1 .в состояние 1, а срез этого импульса переключает в ло- гическую единицу с задержкой t сигнал Й „ на выходе второго коммутационного триггера и с задержкой 31 сигнал 6> на выход второго коммутационного первого разряда 2-1.

Переключения сигналов Q> на выходах вторых коммутационных триггеров разрядов со второго по(k -!) -й должны закончиться не позднее чем за 2 t3, до фронта третьего импуль3 l l l са иа входе I, тогда сигнал Q> на выходе второго коммутационного триггера старшего разряда 2-л появится не позднее, чем фронт третьего импульса на .входе I, который переве- . дет в логический нуль сигналы j на выходах триггеров памяти всех разрядов 2-1 2-ш. Дальнейшие переключения происходят аналогично описанному. Для счетчика, построенного на логических элементах И-НЕ с одинаковой задержкой t > значение параметра 1с должно удовлетворять условию .св+Ы -5 1

2*3, где и -. минимальная длительность импульса на входе 11

- Ф и - минимальная длительность . паузы между импульсами на входе

Прн максимальном быстродействии фи э Ф 1, тогда. $c-43 что соответствует примеру построения счетчика (фиг.1)..

Таким образом, при сохранении высокого быстродействия требуются относительно малые затраты оборудования, поскольку, во-первых, выходы вторых коммутационных триггеров разрядов со второго по %-й нагруже. ны каждый только на 2 входа последующего разряда вместо нагрузки по

9179 „. 4

2 входа на все последующие, кроме старшего, и. на 1 вход старшего разряда, и, во"вторых, 5 -входы первого коммутационного триггера стар" .щего разряда не соединены с выходамн разрядов со второго по 1 -й и имеют только по одной связи с разрядами с (%»1 3-го по (и -11-й, вместо двух связей с каждыи разрядом у прототи10 па.

Общая экономия числа связей определяется по формуле (k-1) (2п-k-51-Ь1с-3.

Число: 5 -входов первого коммутац ционного триггера старшего разряда составит и -1 1 (вместо 2Ь-2 у прототипа), а число 0-входов первого коммутационного триггера старшего разряда составит ь-К-1 (вместо ti

2б у прототнпа).

При использовании логических элементов И-НЕ с максимальным коэффициентом обьедииения по входам 8 для . построения. счетчика с максимальным быстродействием при . сЗ можно ре-. ализовать S разрядов, вместо 4 разрядов у прототипа, при этом достигается экономия 32 связей.

Зв Для большего упрощения целесооб-. разно выбирать значения В макси" . мащными с учетом требуемых быстродействия и разрядности устройства.!.1!9!79

I l19179

I J I9 I 79

Мд

Составитель О.Скворцов

Редактор С.Тимохина Техред Т.Дубинчан КорректоР О.Луговая

Заказ 7471/44 Тирам 861 Подписное

ВНИИПИ Государственного комитета СССР .по делам изобретений и открытий

113035 ° Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП. "Патент", г. Уагород, ул. Проектная, 4