Устройство многоадресной связи

 

УСТРОЙСТВО МНОГОАДРЕСНОЙ СВЯЗИ, содержащее линейные комплекты , входной буферный запоминающий блок, блок передачи информации, блок сканирования, блок управления считыванием информации, первый дешифратор адреса, блок управления, последовательно соединенные второй дешифратор адреса и блок памяти линейных ;комплёктов, а также последовательно соединенные третий дешифратор адреса и блок памяти многоадресных связей , причем адресные вхо.ды линейных комплектов соединены с выходами первого дешифратора адреса, первый вход которого соединен с адресным выходом блока управления, информационные выходы линейных комплектов через входной буферный запоминающий блок соединены с информационным входом блока управления, информационный выход которого через блок передачи информации соединен с информационными входами линейных комплектов , служебные выходы которых соединены со служебным входом блока управления , выход сканирования которого через блок сканирования соединен с управляющим входом первого дешифратора адреса, второй выход . блока сканирования соединен с входом второго дешифратора адреса, первьш и второй управляющие выходы блока управления через блок управления считьшанием информации соединены с входом третьего дешифратора адреса, первый управляющий вход и первый адресный вход блока управления соединены с соответствующими выходами блока памяти линейных комплектов, а второй управляющий вход и второй адресный вход блока § управления соединены с соответствующими выходами блока памяти многоадресных связей, отличающеес я тем, что, с целью упрощения устройства , блок управления содержит В последовательно соединенные триггер, блок управления сканированием и мент И, последовательно .соединенные элемент запрета, первый переключатель и элемент ИЛИ, а также второй со о переключатель и третий переключатель, выход которого соединен с вторым входом элемента ИЛИ,-выход которого 4: является адресным выходом блока управления , первый вход триггера, первый вход второго переключателя и вход элемента запрета объединены и являются первым управляющим входом блока управления, второй вход триггера является вторым управляющим входом блока управления, вторые входы первого и второго переключателей объединены и являются первым адресным входом блока управления, второй адресный вход которого соединен с первым входом третьего переключателя, втЬрой

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1131041

H 04 М 3/56

ОПИСАНИЕ ИЗОБРЕТЕНИЯ н двторСком г СвиДЕткЛьСтВМ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3620720/24-09 (22) 08.07.83 (46) 23.12.84. Бюл.№ 47 (72) В.И.Зимзе, В.П.Либерт,,С.Я.Озолиня и В.А.Гребенников (71) Рижское производственное объединение ВЭФ им. В.И.Ленина (53) 62!.395.357 (088.8) (56) 1. Патент Великобритании № 1602474, кл. Н 04 М 3/56, 1981.

2. Патент США ¹ 4203001, кл. Н 04 L 11 /00, 1 980 (прототип) . (54)(57) УСТРОЙСТВО МНОГОАДРЕСНОЙ

СВЯЗИ, содержащее линейные комплекты, входной буферный запоминающий блок, блок передачи информации, блок сканирования, блок управления считыванием информации,. гервый дешифратор адреса, блок управления, последова.тельно соединенные второй дешифратор адреса и блок памяти линейных ,комплектов, а также последовательно соединенные третий дешифратор адреса и блок памяти многоадресных связей, причем адресные входы линейных комплектов соединены . с выходами первого дешифратора адреса, первый вход которого соединен с адресным выхоpом блока управления, информационные выходы линейных комплектов через входной буферный запоминанлций блок соединены с информационным входом блока управления, информационный выход которого через блок передачи информации соединен с информационными входами линейных комплектов, служебные выходы которых соединены со служебным входом Ьпока управления, выход сканирования которого через блок сканирования соединен с управляющим входом первого дешиф 1атора адреса, второй выход блока сканирования соединен с входом второго дешифратора адреса, первый и второй управляющие выходы блока управления через блок управления считыванием информации соединены с входом третьего дешифратора адреса, первый управляющий вход и первый адресный вход блока управления соединены с соответствующими выходами блока памяти линейных комплектов, а второй управляющий вход и второй адресный; вход блока

Ф управления соединены с соответствую- Q щими выходами блока памяти многоадресных связей, о т л и ч а ю щ е ес я тем, что, с целью упрощения уст- С" ройства, блок управления содержит последовательно соединенные триггер, Я блок управления сканированием и элемент И, последовательно, соединенные фи элемент запрета, первый переключа- ф и В тель и элемент ИЛИ, а также второй { переключатель и третий переключатель, выход которого соединен с вторым входом элемента ИЛИ,-выход которого является адресным выходом блока управ цу . ления, первый вход триггера, первый вход второго переключателя и вход элемента запрета объединены и являются первым управляющим входом блока управления, второй вход триггера яв- )ф ляется вторым управляющим входом блока управления, вторые входы первого и второго переключателей объединены и являются первым адресным входом блока управления, второй адресный вход которого соединен с первым входом третьего. переключателя, второй!!3!04!

40 вход которого соединен с выходам триггера и с первым управляющим выходом блока управления, второй управляющий выход которого является выходом второго переключателя, служебный вход блока управления является вторым входом блока управления

Изобретение относится к электросвязи и может быть использовано в системах конференцсвязи.

Известно устройство многоадресной связи, содержащее последователь- 5 но соединенные линейные, комплекты, блок коммутации и дешифратор адреса, управляющие входы которого соединены с соответствующими выходами блока управления 11 J.

Недостатком известного устройства многоадресной связи является его сложность из-за наличия специальных линейных комплектов и сложности блока коммутации. 15

Наиболее близким техническим решением к изобретению является устройство многоадресной связи, содержащее линейный комплект, входной буферный запоминающий блок, блок 20 передачи информации, блок сканирования, блок управления считыванием информации, первый дешифратор адреса, блок управления, последовательно соединенные второй дешифратор адреса 25 и блок памяти линейных комплектов, а также последовательно соединенные третий дешифратор адреса и блок памяти многоадресных связей, причем адресные входы линейных комплектов сое- 30 динены с выходами первого дешифратора адреса, первый вход которого соединен с адресным выходом блока управления, информационные выходы линейных комплектов через входной буферный запоминающий блок соединены с информационным входом блока управления, информационный выход которого через блок передачи информации соединен с информационными входами линейных комплектов, служебные .выходы которых соединены со служебным входом блока управления, выход сканирования которого через блок сканирования соединен с управляющим 45 сканированием, выход которого является выходом сканирования блока управления, информационный вход которого является вторым входом элемента

И, выход которого является информационным выходом блока управления.

2 входом первого дешифратора адреса, второй выход блока сканирования соединен с входом второго дешифратора адреса, первый и второй управляющие выходы блока управления через блок управления считыванием информации соединен». с входом третьего дешифратора адреса, первый управляющий вход и первый адресный вход. блока управленид соединены с соответствующими выходами блока памяти линейных комплектов, а. второй управляющий вход и второй адресный вход блока управления соединены с соответствующими выходами блока памяти многоадресных связей 1.2).

Недостатком известного устройства многоадресной связи является его сложность, обусловленная тем, что для установления многоадресной связи в блоке управления должны присутствовать многоадресные комплекты, количество которых совпадает с количеством участников связи, и соответствующее количество информационных и управляющих шин.

Целью изобретения является упрощение устройства.

Для достижения поставленной цели в устройстве многоадресной связи, содержащем линейные комплекты, входной буферный запоминающий блок, блок передачи информации, блок сканирования, блок управления считыванием информации, первый дешифратор адреса, блок управления, последовательно соединенные второй дешифратор адреса и блок памяти линейных комплектов, а также последовательно соединенные третий дешифратор адреса и блок памяти многоадресных связей, причем адресные входы линейных комплектов соединены с выходами первого дешифратора адреса, первый вход которого соединен с адресным выходом

41 4

40

55

3 11310 блока управления, информационные выходы линейных комплектов через входной буферный эапомйнающий блок соединены с информационным входом блока управления информационный выход коФ

5 торого через блок передачи информации соединен с информационными входами линейных комплектов, служебные выходы которых соединены со служебным входом блока управления, выход сканирования которого через блок сканирования соединен с управляющим входом первого дешифратора адреса, второй выход блока сканирования соединен с входом второго дешифратора

15 адреса, первый и второй управляющие выходы блока управления через блок управления считыванием информации соединены с входом третьего дешифратора адреса, первый управляющий вход и первый адресный вход блока управления соединены с соответствующими выходами блока памяти линейных комплектов, а второй управляющий вход и второй адресный вход блока управ25 ления соединены с соответствующими выходами блока памяти многоадресных связей, блок управления содержит . последовательно соединенные триггер, .блок управления сканированием и эле- . мент И, последовательно соединенные элемент запрета, первый переключатель и элемент ИЛИ, а также второй переключатель и третий переключатель, выход которого соединен с вторым входом .элемента ИЛИ, выход которого является адресным выходом блока управления, первый вход триггера, первый вход второго переключателя и вход элемента запрета объединены и являются первым управляющим входом блока управления, второй вход триггера является вторым управляющим входом блока управления, вторые входы первого и второго переключателей объединены и являются первым адресным входом блока управления, второй адресный вход которого соединен с первым входом третьего переключателя, второй вход которого соединен с выходом триггера и с первым управ- .50 ляющим выходом блока управления, второй управляющий выход которого является выходом второго переключателя, служебный вход блока управления является вторым входом блока управления сканированием, выход которо-. го является выходом сканирования бло-. ка управления, информационный вход которого является вторым входом элемента И, выход которого является информационным выходом блока управления °

На чертеже приведена структурная электрическая схема устройства многоадресной связи.

Устройство многоадресной связи содержит линейные комплекты 1, входной буферный запоминающий блок 2, блок 3 передачи информации, первый дешифратор 4 адреса, блок 5 сканирования, второй дешифратор 6 адреса, блок 7 памяти линейных комплектов, блок 8 управления считыванием информации, третий дешифратор 9 адреса, блок 10 памяти многоадресных связей и блок 11 управления, содержащий триггер 12, блок 13 управления сканированием, элемент И 14, элемент 15 запрета, первый переклю-: чатель 16, элемент ИЛИ 17 второй переключатель 18 и третий переключатель 19.

Устройство многоадресной связи работает следующим образом.

В блок 7 записывается информация об адресах линейных комплектов 1, между которыми должна быть установлена связь.

Сканирование линейных комплектов 1 происходит с помощью. блока 5, который переключается от централизованных импульсов. При переключении блока 5 на адрес, соответствующий линейному комплекту 1 участнику связи, на адресных шинах выхода первого дешифратора 4 появляется сигнал, выбирающий соответствующий, линейный комплект 1. На служебной шине от линейного комплекта 1 появляется сигнал требования и на передачу сообщения, поступающий в блок 11 который через блок 13 останавливает блок 5. По входящей информационной шине во входной буферный запсминакщий блок 2 записывается сообщение, поступающее от линейного комплекта 1. От блока 5 по шинам сканирования на вход второго дешифратора 6 поступает адрес ячейки, соответствующий данному адресу данного линейного комплекта 1.

По адресным шинам с выхода второго дешифратора 6 выбирается ячейка бло.ка и происходит считывание ее содержимого.

Управляющие сигналы иэ соответствующей ячейки блока 7 через элемент 15 поступают на первый перекдюЭ 1 31 чатель 16. Адрес линейного комплекта 1 другого участника связи, считанный из адресной секции блока, через первый переключатель 16 и элемент ИЛИ 17 поступает на второй вх6д первого дешифратора 4. На адресных шинах выхода первого дешифратора 4 устанавливается адрес линейного комплекта 1 другого участника связи.

Сообщение с входного буферного запоминающего 1блока 2 через блок 3 поступает на исходящую информационную шину и записывается в соответствующий линейный комплект 1, который передает это сообщение по исходящей, линии. После передачи сообщения прекращается сигнал остановки сканирования и возобновляется сканирование линеййых комплектов до получения следующего сигнала требования на пере- .2О дачу сообщения.

Если необходимо передать| сообщение от одного линейного комплекта к нескольким, устройство работает следующим образом. 25

В этом случае в блок 7 записана информация о признаке многоадрЕсного соединения и начальный адрес ячейки в блоке 10.

При сканировании линейных комплектов и необходимости передачи сообщения от линейного комплекта 1, так же возникает остановка блока 5, запись сообщения от линейного комплекта I во входной буферный запоми- З нающий блок 2, считывание информации иэ первой ячейки блока 7..

При анализе битов управления и наличии признака многоадресного

1 соединения элемент 15 запре- 40 щает прохождение адреса, счи. танного из блока 7, через первый переключатель 16, включается триггер 12 состояния многоадресного соединения, в блок 8 через второй переключатель 18 записывается адрес, считанный из блока 7.

После анализа и перезаписи информации цэ,блока 7 прекращается сигнал

041 6 управления от линейного комплекта 1, но сканирование линейных комплектов не возобновляется, так как с выхода триггера 12 через блок !3 продолжает поступать сигнал запрета сканирования на блок 5. Сигнал с.выхода триггера 12 поступает также на вход блока 8 и разрешает прохождение тактовых импульсов, Начинается последовательное считывание информации иэ блока 10. В первом цикле считывается содержимое первой ячейки блоКа 10, Адрес следующего линейного комплекта 1 через третий переключатель 19 и элемент ИЛИ 17 поступает на вход первого дешифратора 4. На адресных шинах выхода первого дешифратора 4 устанавливается адрес соответствующего линейного комплекта 1.

Сообщение с входного буферного запоминающего блока 2 через элемент И 14 и блок 3 поступает на исходящую информационную шину и записывается в данный линейный комплект l. После записи сообщения в линейный комплект .происходит анализ битов управления, считанных из блока 10 начинается новый цикл считывания ° Из второй ячейки блока 10 считывается адрес следующего линейного комплекта 1, происходит передача сообщения из входного буферного запоминающего блока 2 в соответствующий линейный комплект 1. Если в битах управления содержится признак последнего участника в данном многоадресном соединении, то происходит выключение триггера 12 и возобновляется сканирование лйнейных комплектов.

Одновременно в устройстве может быть установлено несколько многоадресных соединений при соответствующей записи их адресов в блоке IO.

Использование изобретения позво-ляет значительно сократить объем оборудования за счет многократного использования элементов блока 11 при установлении многоадресных соединений.

1131041

Составитель В.Шевцов

Техред С.Мигунова Корреткор О,Билак

Редактор Н.Пушненкова

Заказ 9628/44 Тираж 634 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г,Ужгород, ул.Проектная, 4