Устройство для передачи цифровой информации

 

. 1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ЦИФРОВОЙ ИHФOP 1AЦИИ, содержащее источники информации, первые выходы которых подключены к соответствующим информационным входам коммутатора, блоки буферной памяти и генератор тактовых импульсов , отличающееся тем, что, с целью повышения быстродействия устройства , в него введены программно-временной блок, ключи, триггер, дешифратор адреса, элемент задержки, блок сравнения, генераторы адреса и счетчики , выходы источников информации через соответствующие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора адреса и через элемент задержки с информационным входом второго ключа, выход второго ключа соединен с пходами источников информации и первым управляющим входом коммутатора, выходы которого соединены с входами соответствующих блоков буферной памяти, первые выходы которых являются выходами устройства, вторые выходы блоков буферной памяти соединены с первыми входами соответствующих счетчиков, выходы которых соединены ч: первым входом блока. сравнения, выход которого соединен с вторым управляющим входом коммутатора , выход генератора тактовых импульсов соединен с вторым входом блока сравнения и первым входом программно-временного блока, информационный и управляющий выходы которого соединены соответственно с вторыми входами счетчиков и объединены с третьим входом блока сравнения и первым входом триггера, выходы дешифратора адреса соединены с вторыми входами прог (Л раммно-временного блока и триггера, выходы которого соединены с управляющими входами ключей. 2.Устройство по п. 1, о т л и ч а ющ е е с я тем, что программно-временной блок содержит коммутатор, генератор . адресов и регистры сдвига, первые выходы которых соединены с соответствующими входами коммутатора, выходы которого динены с соответствующими входами генератора адресов, объединенные первые вхо00 а ды и вторые входы регистров сдвига являются соответственно первым и вторыми входами программно-временного блока, выход генератора адресов и объединенные вторые выходы регистров сдвига являются соответственно информационными и управляющим входами программно-временного блока. 3.Устройство по п. 1, о т л и ч а ющ е е с я тем, что дешифратор адреса выполнен на формирователях сигнала, ограничителях и фильтрах, выходы фильтров че рез соответствующие ограничители соединены с входами соответствующих формирь

СОК)3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,SU„„11414

4(51) G 08 С 19 28

ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3654567/24-24 (22) 21.10.83 (46) 23.02.85. Б юл. У 7 (72) И. Д. Калашников, В. Е. Колесниченко, В. П. Моисеенко и Г. В. Чечин (53) 621.398 (088.8) (56) 1. Патент ФРГ 1IP 2749226, кл. G 06 F 15/16, опублик. 1979.

2. Мультипроцессорные системы и параллельные вычисления. под ред. Ф. Г. Энслоу.

М., "Мир", 1976, с. 55, рис. 2.12 (прототип), 3. Тепляков И. М. Радиотелеметрия. М., "Советское радио", с. 206 — 212.

4. Колесниченко В. Е. и др. Использование динамического управления для устранения перегрузок узлов вычислительной сети.— в кн. Вычислительные сети коммутации пакетов, Рига, Зинотне, 1981, ч. 1, с. 157—

161. (54) (57). 1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ

ЦИФРОВОЙ ИНФОРМАЦИИ, содержащее источники информации, первые выходы которых подключены к соответствующим информационным входам коммутатора, блоки буферной памяти и генератор тактовых импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены программно-временной блок, ключи, триггер, дешифратор адреса, элемент задержки, блок сравнения, генераторы адреса и счетчики, выходы источников информации через соответствующие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора адреса и через элемент задержки с информационным входом второго ключа, выход второго ключа соединен с входами источников информации и первым управляющим входом коммутатора, выходы которого соединены с входами соответствующих блоков буферной памяти, первые выходы которых являются выходами устройства, вторые выходы блоков буферной памяти соединены с первыми входами соответствующих счетчиков, выходы которых соединены с первым входом блока; сравнения, выход которого соединен с вторым управляющим входом коммутатора, выход генератора тактовых импульсов соединен с вторым входом блока сравнения и первым входом программно-временного блока, информационный и управляющий выходы которого соединены соответственно с вторыми входами счетчиков и объединены с третьим входом блока сравнения и первым входом триггера, выходы дешифратора адреса соединены с вторыми входами программно-временного блока и триггера, выходы которого соединены с управляющими входами ключей.

2. Устройство по п. 1, о т л и ч а ющ е е с я тем, что программно-времен: ной блок содержит коммутатор, генератор ,адресов и регистры сдвига, первые выходы которых соединены с соответствующими входами коммутатора, выходъ которого соединены с соответствующими входами генератора адресов, объединенные первые входы и вторые входы регистров сдвига являются соответственно первым и вторыми входами программно-временного блока, выход генератора адресов и объединенные вторые выходы регистров сдвига являются соответственно информационными и управляющим входами программно-временного блока.

3. Устройство по п. 1, о т л и ч а ющ е е с я тем, что дешифратор адреса выполнен на формирователях сигнала, ограничителях и фильтрах. выходы фильтров че рез соответствующие ограничители соединены с входами соответствующих формирь вателей сигналов, выходы которых являются выходами дешифратора адреса, входы

1141436 фильтров объединены и являются входом цешифратора адреса.

Изобретение относится к .автоматике, в частности к передаче информации и может быль использовано для передачи цифровых сообщений от территориально удаленных или большого числа малоактивных локализованных источников, информация. от которых . может передаваться по любому из заданного множества выходных каналов.

Известно устройство для передачи цифровой информации, содержащее два блока об- 10 работки данных, к информационным шинам которых подключены блок системной памяти для программ и данных, блоки ввода-вывода, которые управляются посредством адресов, .передаваемых по адресной шине, и спе- 15 циальных управляющих сигналов, блок памяти состояний, подключенный к информационной шине, логические схемы, два блока буферной памяти, выход каждого из которых соединен с информационной шиной от- 20 носящегося к нему блока обработки данных, вход — с информационной шиной другс

ro блока обработки данных, адресный дешифратор, группу переключателей (1).

Однако устройство характеризуется высо- 25 кой сложностью управления и невозможностью: его использования в структурах, содержащих более двух блков обработки данных (Нроцессоров, передающих блоков и т.д.).

Наиболее близким техническим решением к предлагаемому изобретению является уст-: ройство для передачи цифровой информации содержащее источники информации, первые выходы которых соединены с -соответствующим информационным входом коммутатора, блоки буферной памяти, генератор тактовых импульсов, выход которого подключен к управляющему входу коммутатора, блоки ввода-вывода информации, подклю40 ченные через соответствующие периферийные процессоры с входами блока основной памяти, подключенного к центральному процессору (2).

Недостатком устройства является низкое

45 быстродействие, обусловленное жестким закреплением за каждым источником соответствующего канала. Поэтому при наличии в одном или нескольких блоках буферной

2 памяти очереди сообщений, ожидающих передачи по соответствующим каналам, и одного или нескольких свободных (или менее загруженных) каналов, использовать последние для передачи находящихся в других выходных блоках сообщений нельзя.

Целью изобретения является повышение быстродействия устройства за счет гибкого перераспределения сообщений источников между каналами с учетом их текущей загруженности.

Поставленная цель достигается тем, что в устройство для передачи цифровой информации, содержащее источники информации, первые выходы которых подключены к соответствующим информационным входам коммутатора, блоки буферной памяти и генератор тактовых импульсов, введены программно-временной блок, ключи, триггер, дешифратор адреса, элемент задержки, блок сравнения, генераторы адреса и счетчики, выходы источников информации через соответствующие генераторы адреса подключены к информационному входу первого ключа, выход которого соединен с входом дешифратора адреса и через элемент задержки с информационным входом второго ключа, выход второго ключа соединен с входами источников информации и первым управляющим входом коммутатора, выходы которого соединены с входами соответствующих блоков буферной памяти, первые выходы которых являются выходами устройства, вторые выходы блоков буферной памяти соединены с первыми входами соответствующих счетчиков, выходы которых соединены с первым входом блока сравнения, выход которого соединен с вторым управляющим входом коммутатора, выход генератора тактовых импульсов соединен с вторым входом бпока сравнения и первым входом программно-временного блока, информационный и управляющий выходы которого соединены соответственно с вторыми входами счетчиков и объединены с третьим входом блока сравнения и первым входом триггера, выходы дешифратора адреса соединены с вторыми входами программно-временного блока и триггера, выходы которо1141436 4 дачи. Вероятность наложения сигналов при свободном доступе определяется соотношением

-2р -2Л Т

Р=1-е =1-е

3

ro соединены с управляющими входами ключей.

При этом программно-временной блок содержит коммутатор, генератор адресов и регистры сдвига, первые выходы которых соединены с соответствующими входами коммутатора, выходы которого соединены с соответствующими входами генератора адресов, объединенные первые входы и вторые входы регистров сдвига являются соот- 10 ветственно первым и вторыми входами программно-временного блока, выход генератора адресов и объединенные вторые выходы регистров сдвига являются соответственно информационным и управляющим выходами программно-временного блока.

Кроме -ого, дешифратор адреса выполнен на формирователях сигнала, ограничителях и фильтрах, выходы фильтров через соответствующие ограничители соецинены с входами соответствующих формирователей сигналов выходы которых являются выходами дешифратора адреса, входы фильтров обьединены .H являются входом дешифратора адреса. 25

На фиг. 1 приведена структурная схема устройства для передачи цифровой информации; на фиг. 2 — то же, блока выделения адреса; на фиг. 3 — m же, программно-временного блока.

Устройство для передачи цифровой инфор- мации (фиг. 1) содержит и источников 1 информации, генераторы 2 адреса, коммутатор 3, rii блоков 4 буферной памяти, счетчики 5, ключи 6 и 7, элемент 8 задержки, триггер 9, дешифратор 10 адреса, программно-временной блок 11, блок 12 сравнения, генератор 13 тактовых импульсов, общую шину 14, причем в общем случае вФ n . Каждый блок 4 связан с соответствующим 85IxogHbIM каналом посредством модулятора и передатчика (не показаны).

В устройстве реализуется принцип свободного доступа адресных сигналов, формируемых генераторами 2, к общей шине (тракту). Принцип свободного доступа находит применение в тех случаях, когда упорядочить доступ источников к общему тракту невозможно (когда источники территориально удалены друг от друга) или нецелесообразно (при большом числе малоактивных локали. зованных источников). Наряду с многими достоинствами — простота аппаратурной реализации, высокий коэффициент использования общего тракта, оперативность и т.д.— свободный доступ обладает таким существенным недостатком как искажение сигналов вследствие их наложеция и, как следствие, необходимость их повторной перегде р — загрузка общего тракта;

il — интенсивность появления запросов;

Т вЂ” время передачи запроса по общему тракту.

В предлагаемом устройстве загрузка общего тракта составляет не более 1 — 3%, поскольку по нему передаются не сами информационные сообщения, а их адреса, имеющие на несколько порядков меньший объем. При этом вероятность наложения

3 адресов, как нетрудно убедиться, составляет доли процента. Защита от ложного срабатывания устройства при искажении адреса осуществляется дешифратором 10 адреса.

Устройство работает следующим образом.

Источник 1, при наличии в нем подлежащей передаче информации, с управляющего выхода подает управляющий сигнал (например, логическую единицу) на вход генератора 2 адреса, который считывает адрес источника 1 в общую шину 14. Если ключ 6 открыт, этот адрес поступает на вход дешифратора 10 адреса и элемента 8 задержки. Дешифратор 10 адреса служит для идентификации поступающих на его вход адресов и может быть реализован различнъ ми средствами. На фиг. 2 приведена одна из возможных реализаций дешифратера 10 на основе ограничителя 15 и формирователя 16 импульса (логической единицы), и двоичного фильтра 17. Двоичный фильтр 17 (или иначе согласованный фильтр для двоичного сигнала) характеризуется тем, что форма сигнала на его выходе повторяет форму автокорреляционной функции входного (согласованного с фильтром) .сигнала. Возможны две схемы двоичного фильтра: на элементе задержки, инверторах и сумматорах, схемы многоканального коррелятора (3). Двоичный фильтр 17 i -ой ветви (1=1, 2, ..., n ) дешифратора 10.построен таким образом, что при поступлении адреса от i-го источника 1 выходное напряжение в момент окончания адреса превышает пороговый уровень, задаваемый ограничителем 15. В этом случае, если на вход двоичного фильтра 17 поступает адрес другого источника 1 или искаженный вследствии наложения адрес, то его выходное напряжение меньше порогового, и ни на одном иэ выходов дешифратора 10 импульса (логической единицы) не будет. Таким образом, в дешифраторе 10 адреса организована защи

1141436

Ф I та от ложных срабатываний устройства при поступлении искаженных адресов.

Таким. образом, при наличии на входе дешифратора 10 неискаженного адреса на соответствующем его выходе, общее число которых равно числу источников 1, появляется импульс (логическая единица). Этот импульс поступает на соответствующий вход программно-временного блока 11 и на первый вход триггера 9, который при этом,10 закрывает ключ 6, препятствуя тем самым прохождению через него адресов от других источников 1, и открывает ключ 7, через который адрес после прохождения элемента

8 задержки поступает на первый управляющий вход коммутатора и на входы источников .1. Элемент 8 служит для задержки адреса на время, необходимое для срабатывания дешифратора 10, триггера 9 и ключа 7.

При получении своего адреса, что являет- эО ся разрешением для последующей передачи, источник 1 блокирует работу генератора 2 адреса и через заранее заданный промежуток времени, необходимый для установле- ния соединения с соответствующим выход- 25 ным каналом, считывает информацию в один из блоков буферной памяти.

Если на вход дешифраторя 10 поступает искаженный адрес, то ни на одном из его выходов сигнала не будет и никаких управляющих воздействий не вырабатывается, т.е. ни один из источников 1 не получает разрешения на передачу. В этом случае работа генератора 2 адреса не блокируется, и он через определенный промежуток времени (временный интервал) повторно считывает .35 адрес в общую шину 14. Интервалы генерации различных генераторов 2 выбираются таким образом, чтобы избежать повторных наложений. Необходимо отметить, что правиль-.

40 ным выбором интервала" генерации различных генераторов 2 можно добиться прак-. тически полного устранения наложения адресов в процессе передачи по общей шине;

Программно-временной блок 11 может, 45 быть реализован различными средствами. В частности, на фиг. 3 приведена одна из возможных реализаций блока 11 на основе матричного коммутатора 18, генератора

19 адреса и регистра 20 сдвига (распреде50 лителей).

Число регистров 20 сдвига равно числУ источников 1, а число информационных выходов К-го (К=1, 2, ..., n) регистра 17 равно числу каналов (блоков 4), по которым может быль передано сообщение от

К-ro источника 1, т.е, меньше или равно

m. Кроме информационных выходов, каждый регистр 20 содержит еще один управляющий выход.

Коммутатор 18 является стандартным элементом и имеет м (m -число выходных каналов) выходов и H г (еп входов, причем каждый выход коммутатора 18 соединен с несколькими его входами. То, какие конкретные входы и выходы коммутатора .18 соединены между собой, однозначно определяется тем, по каким выходным каналам могут передаваться сообщения от каждого источника 1. Так, например, если n= 3, m=4, причем информация от первого источника может передаваться по первому и третьему каналу, от второго по второму и четвертому, от третьего по первому, третьему и четвертому, то число входов коммутатора 18 равно 7. Из них два первых входа соединены с информационными выходами первого регистра 20, два вторыес информационными выходами второго регистра 20, последние три — с информационными выходами третьего регистра 17.

При этом первый выход коммутатора 18 соединен с первым и пятым ее входом, второй — с третьим, третий — с вторым и шестым, четвертый — с четвертым и седьмым.

Наличие n (n — число источников 1) регистров 20 и коммутатора 18 обусловлено тем, что в общем случае сообщения каждого источника 1 могут передаваться не по всем m каналам, а только по нескольким из них. В частном случае, когда сообщения любого источника 1 могут передаваться по любому из гп каналов, вместо коммутатора 18 и и регистров 20 достаточно одного регистра 20, причем число его информационных выходов должно быть равно m..

Импульс (логическая единица) с соответствующего выхода дешифратора 10 поступает в регистр 20 блока 11 и записывается в его первую ячейку. По сигналам генератора 13 этот импульс последовательно пересылается из одной. ячейки регистра 20 в другую, вызывая тем самым появление в дискретные равноотстоящие друг от друга моменты времени импульсы на информационных выходах регистра 20, Эти импульсы поочередно йоступают на соответствующий вход коммутатора 18, а затем с соответствующего выхода его на соответствующий вход генератора 19, который (в зависимости от того на какой из его входов поступил импульс) генерирует определенный адрес. Адреса с выхода генератора 19 последовательно с тактом, задаваемым генератором 13, поступают на входы счетчиков 5.

Счетчики 5 контролируют текущую загрузку соответствующих. каналов. В том случае, когда в качестве текущей загрузки канала используется степень заполнения соответствую щего блока 4 буферной памяти, причем при поступлении сообщения в блок 4 подается импульс на суммирующий вход (первый управляющий вход счетчика 5), а на выводе сообщений из блока 4 — на вычитаюший (второй управляющий вход счетчика 5). Таким образом, в этом случае содержимое счетчика 5 соответствует длине оче реди ожидающих передачи сообщений в соответствующем блоке 4.

Получив свой адрес, счетчик 5 формиру-. ет ответное сообщение путем добавления своего содержимого (в цифровой форме) к адресу. Ответные сообщения поступают в блок 12 сравнения, в функцию которого входит определение адреса счетчика 5 с минимальным содержимым.

Блок 12 сравнения может быть реализован различными методами, в частности на двух регистрах и цифровом компараторе

К564ИП2. В этом случае используется алгоритм последовательного определения минимального двоичного числа, причем. первый регистр используется дл хранения результата сравнения, т.е. минимального числа, полученного на предыдущем такте сравнения, вто рой; регистр — для записи двоичного числа, которое необходимо сравнить с предыдушими. Если в результате сравнения установлено, что двоичное число во втором регистре меньше двоичного числа в первом регистре, то оно переписывается в первый регистр, в противном случае содержимое первого регистра сохраняется. В .том слу- . чае, если два сравниваемых двоичных числа одинаковы, содержимое первого регистра так же сохраняется. Работа блока 12 синхронизируется генератором 13, причем временной интервал между соседними формируемыми им тактовыми импульсами таков, что в нем укладываются как запросный так и ответный сигналы. После окончания сравнения всех ответных сообщений счетчиков 5, полученных за цикл работы программно-временного блока 11, по управляющему сигналу от блока 11 в первом регистре блока

12 записывается определенное двоичное число с "пустым" (нулевым адресом). Это двоичное число задает верхний порог сравниваемых двоичных чисел и является наибольшей допустимой загрузкой каналов.

После окончания опроса счетчиков 5, который задается последовательностью появляющихся на информационном выходе блока 11 адресов (на информационных

1141436 8 выходах регистра 20 импульсов), на управляю1пем выходе блока 11 (управляющем выходе соответствующего регистра 20) появляется импульс, поступающий на вход триггера 9, который формирует управляющие сигналы, например, логические единицу и нуль.

Эти сигналы поступает соответственно на входы ключей 6 и 7, открывая ключ 6

10 и разрешая тем самым прохождения через него адресов от генераторов 2, а также закрывая ключ 7. Управляющий импульс с выхода блока 11 также поступает на вход блока 12 сравнения, при поступлении которого блок 12 считывает на второй управляющий вход коммутатора 3 адрес канала с минимальной текущей загрузкой.

В том случае, если текущая загрузка всех опрашиваемых каналов больше или рав2О на заранее заданному порогу (содержащегося в начальный момент цикла сравнения в первом регистра блока 12), то блок 12 сравнения при поступлении управляющего импульса. от программно-временного блока 11 считывает "пустой" (нулевой) адрес. При этом коммутатор 3 не подключает данный источник ни к одному из выходов устройства (каналов связи) .

Таким. образом, предлагаемое устройство для передачи цифровой информации обеспечивает автоматическое перераспределение сообщений источников между выходными каналами с учетом их текущей загруженности. При этом используется свободный доступ активных источников к общему коммутатору, который подключает активные источники к наименее загруженным каналам связи. В случае, когда загрузка каналов достигает предельного значения, устройство обеспечивает автоматическую задержку на40. чала передачи информации источниками, предотвращая тем самым доступ источников к этим каналам и их перегрузку. Все это позволяет повысить оперативность доставки

45 информации потребителям, т.е. быстродействие устройства, а также более полно использовать пропускные способности имеющихся каналов связи.

В процессе функционирования известного ! устройства обеспечивается жесткое pacnpeS0 деление потоков данных по каналам связи. При равномерной загрузке каналов (такой режим является наиболее благоприят ным для известного) ) среднее время задержки сообщений определяется известным из теории массового обслуживания соотношением

1141436

10

9 где р — коэффициент загрузки каналов связи; средняя длина информационных сообщений;

R — пропускная способность каналов связи.

В предлагаемом техническом решении перераспределение потоков информации осуществляется на основе текущей информации о степени загруженности выходных каналов связи. Для этого получена следующая формула (4) для расчета среднего времени задержки в лъчхкавальной системе:

+ Р 1

Г

R,1 2

Из приведенных соотношений видно, в этом спуяае предлагаемое техническое решение позволяет в к= " =<+p

r» раз уменьшить среднее время задержки сообщений, то есть в (1+р ) раз повысить оперативность (быстродействие) по сравнению с известным. Поскольку в нормальном режиме коэффициент загрузки канала связи составляет 0,8 — 0,9, то при равных технических характеристиках каналов предлагае-. мое устройство обеспечивает почти двухкратное повышение оперативности по сравнению с известным.

Если число каналов )2, то, как показывают результаты имитационного моделирования на ЭВМ, потенциальный вьпп.рыш предлагаемого устройства по сравнению с известным; пропорционален числу w, т.е. увеличивается с ростом числа каналов.

1141436

Фиг.2 гЗ

Составитель Н. Бочарова

Техред Т.Дубинчак Корректор А. Зимокосов

Редактор А. Шандор

Заказ 499/38

Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4(5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4