Процессор с микропрограммным управлением

Авторы патента:

СОЛОВЬЕВ АЛЕКСЕЙ АЛЕКСЕЕВИЧ

КУРБАТОВ БОРИС ЮРЬЕВИЧ

БАРАШКО ВИКТОР СЕРГЕЕВИЧ

ЕРЕМИН АЛЕКСЕЙ ТИМОФЕЕВИЧ

ВЛАСОВ ФЕЛИКС СЕРГЕЕВИЧ

РУМЯНЦЕВ ВЛАДИМИР ИЛЬИЧ

G06F9/22 - микроуправление или устройства с микропрограммой

G06F9/06 - с хранимой программой, т.е. с записью и хранением программы в устройствах памяти вычислительных машин

ПРОЦЕССОР С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащий арифметико-логический блок, блок памяти, блок управления микропрограммой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти , отличающийся тем, что, с целью повышения производительности , в него введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блока управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данных , синхронизирующие входы подключены к входу синхронизации процессора , а входы микрокоманд подключены к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления про -о граммой, с входом данных арифметикоел логического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адресному входу блока памяти , выход признака условного перехода арифметико-логического блока, вход прерывания и вход требования ih .вывода процессора подключены соот;D ю ветственно к первому, второму и третьему входам признаков блока равления микропрограммой, причем блок управления данными содержит элесо менты И, мультиплексор кода операции , дешифратор управления, регистры кода операции, дешифратор адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых , регистры первого и второго слагаемых , сумматор, четыре регистра o6ptero назначения, регистр выдачи данных, регистр выдачи элементов , программы, регистр вьщачи адреса, регистр уровня прерывания и мультиплексор адреса, выход которого под

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (39) (И) q(бУ С 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изоБРетений и ОтнРытий

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3577773/24-24 (22) 15.04.83 (46) 07.04.85. Бюл. У 13 (72) А.А.Соловьев, Б.Ю.Курбатов, В.С.Барашко, А.Т.Еремин,Ф.С.Власов и В.И. Румянцев (53) 681.322(088.8) (56) 1. Опубликованная заявка

Великобритании Ф 1426748, кл. С 4 А, С 06 F 9/16, 1976.

2.Булей Г. Микропрограммирование, М., "Мир", 1973, с. 112-113 (прототип (54) (57) ПРОЦЕССОР С МИКРОПРОГРАМNHbIM УПРАВЛЕНИЕМ, содержащий арифметико-логический блок, блок памяти, блок управления микропрограммой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, отличающийся тем, что, с целью повышения производительности, в него введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блока управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данвЂ” ных, синхронизирующие входы подключены к входу синхронизации процессовЂ” ра, а входы микрокоманд подключены к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления про-O

Я граммон, с входом данных арифметикологического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адресному входу блока памяти, выход признака условного перехода арифметико-логического блока, вход прерывания и вход требования вывода процессора подключены соответственно к первому, второму и третьему входам признаков блока равления микропрограммой, причем блок управления данными содержит эле. менты И, мультиплексор кода операции, дешифратор управления, регистры кода операции, дешифратор адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра общего назначения, регистр выдачи данных, регистр выдачи элементов, программы, регистр выдачи адреса, регистр уровня прерывания и мультиплексор адреса, выход которого под1149273 ключен к информационному входу регистра выдачи адреса, вход микрокоманд блока управления данными соединен с первыми входами первого, второго и третьего элементов И, с первым и вторым входами четвертого элемента И, с информационными входами мультиплексора кода операции, с первым информационным aroäoì мультиплексора второго слагаемого, вход синхронизации блока управления данными подключен к вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерывания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого, выход третьевЂ” го элемента И соединен с первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса, выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы которого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагаемого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными входами регистра первого слагаемого и регистра второго слагаемого, выходы разрядов первого и второго регистров кода операции соединены соответственно с входами дешифратора управления, выходы которого подключены соответст венно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второго слагаемого, регистра выдачи адреса, регистра выдачи элементов программы, регистра уровня прерывания, регистра выдачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управления мультиплексора пер вого слагаемого, к входам сложения чисел один и два сумматора, информационные входы которого подключены соответственно к выходам разрядов регистров первого и второго слагаеO мых, выход сумматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому информационному входу мультиплексора адреса, второй информационный вход которого соединен с выходами разрядов регистра уровня прерывания, вход дешифратора адреса соединен с выходами разрядов второго регистра кода операции, выходы подключены соответственно к адресным входам первого, второго, третьего .и четвертого регистров общего назначения, тактовые входы которых соединены с выходом пятого элемента И, а выходы которых подключены к первому, второму третьему и четвертому информационным входам мультиплексора первого слагаемого, пятый информационный вход которого соединен с выходами разрядов регистра адреса прерывания, выходы разрядов регистра выдачи адреса соединены с адресным выходом блока управления данными, с информационными входами регистра адреса прерывания и регистра уровня прерывания, с шестым информационным входом мультиплек сора первого слагаемого, с вторым информационным входом мультиплексора второго слагаемого, третий информационный вход которого является первым информационным входом блока управц:ния данными, второй информационный вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым информационным входом мультиплексора второго слагаемого, выходы разрядов регистра выдачи данных подключены к информационному выходу блока управления данными и к информационному входу регистра выдачи элементов программы, выходы разрядов которого являются выходом элементов. программы, блока управления данными, а блок управления программой содержит элементы И, ИЛИ, мультиплексор адреса, мультиплексор кода операции, регистр адреса, регистр кода операции, дешифратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядон адреса, мультиплексор младших разрядов адреса, регистр задания адреса, сумматор, узел памяти программ, регистр выдачи данных, два регистра выдачи элементов программы,,выходы разрядов которых являются вы1 ходом элементов программы блока управления программой, вход микрокоманд которого соединен с первыми входами с первого по пятый элементов И, элемена ИЛИ, с информационными входами мультиплексоров адреса и кода операции, .вход синхронизации блока управления программой соединен с вторыми входами с первого по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второго элемента И подключен к тактовым входам регистра адреса, регистра кода операции и регистра задания адреса, выход третьего элемента И подключен к тактовым входам первого и второго регистров выдачи элементов программы и регистра выдачи данных, выход четвертого элемента И подключен к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с информационными входами регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы дешифратора управления подключены соответственно к вторым входам шестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и младших разрядов адреса, к входам разрешения записи и к входам установки первого и второго регистров выдачи элементов программы, к входу разрешения

149273 записи регистра выдачи данных к входам сложения чисел один и два сумматора, выходы дешифратора адреса подключены соответственно к адресным входам с первого по четвертый регистров общего назначения, тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу сумматора, выходы разрядов каждого регистра общего назначения соединены соответственно с первыми, вторыми, третьими и четвертыми информационными входами мультиплексора старших разряцов адреса и мультиплексора младших разрядов адреса, пятые информационные входы которых соединены с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших раз" рядов адреса соединены соответственно с первым и вторым адресными входами блока управления программой, выходы подключены к информационному входу регистра задания адреса, вьмоды разрядов которого подключены к информационному входу сумматора и к адрес" ному входу узла памяти программ, разрешающий вход которого подключен к выходу шестого элемента И, а выход соединен с информационными входами первого и второго регистров выдачи элементов программы, выход сумматора соединен с информационным входом регистра выдачи данных, выходы разрядов которого являются информацкониык выходом блока управления программой .

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в вычислительных системах.

Известен процессор, содержащий функциональный блок для выполнения логических (арифметических) операций, блок регистров, средства выработки адресов микрокоманд, средства выработки адресов микрокоманд, управляющую память (11 .

Недостатком этого процессора является низкая производительность

) так как используется макрокоманда фиксированной длины, трехуровневый процесс обработки информации (макро1149273 команда вЂ” микрокоманда вЂ” управляющая команда) и единая шина связи процессора с управляющей памятью и памятью даннь>х.

Наиболее близким по технической сущности к изобретению является процессор, содержа»в>й основную память, арифметическое и логическое устройства, блоки регистров или местную сверх быстродействующую память и блок уп- 1О равления, подсоединенные к общим шинам, причем первые входы основной памяти, первые входы арифметического и логического устройства., первые входы блока регистров, первые выходы блока управления соединены с первой шиной, вторые входы-выходы основной памяти, вторые входы вЂ выхо арифметического и логического устройства, вторые входы-выходы блока ре- щ гистров, вторые входы-выходы блока управления соединены с второй шиной третьи входы-выходы основной памяти, третьи входы-выходы арифметического и логического устройства, третьи входы-выходы блока регистров и третьи входы-выходы блока управления вЂ” с третьей шиной, четвертые входы-выхоцы арифметического и логического устройства, четвертые входы-выходы блока регистров, четвертые входы-выходы блока управления соединены с четвертой шиной (2„!.

Недостатком известного процессора является снижение производитель35 ности, вызванное невозможностью одновременной обработки информации и формирования адресов основной памяти а также одновременного обращения блоков процеcñîpà к регистрам общего назначения (местной> сверхбь>стродейст. вующей памяти), с которыми блоки связаны единой шиной.

Целью изобретения является повышение прои=-нодительности процессоpG °

Поставленная цель достигается тем, что в процессор, содержащий арифметико-логический блок,. блок памяти, блок управления микропрограм- о мой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных. информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подкл>очень> к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, введены блок управления данными, блок управления программой и коммутатор элементов программы, входь> которого соединены соответственно с выходами данных арифметика--логического блока, выходами элементов программы блока управления. данными и блоками управления программой, выход коммутатора данных подключен к первому информационному входу блока управления панными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данных, синхронизирующие входи вЂ” к входу cHHxpo»è:->àöÿè процессора, а входы микр -:команд вЂ” к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления программой, с входом данных арифметико-логического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адре> "му входу блока памяти, выход изнака условного перехода арифмс;ико-логического блока, вход прерывания и вход требования вывода процессора подключены соответственно к первому второму и третьему входам признаков блока управления микропрограммой, причем блок управления данными содержиF элементы И, мультиплексор кода операции, дешифратор управления, регистры кода операции, це -i«hpaopa адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра общего назначения регистр выдачи данных, регистр выдачи элементов программы, регистр выда >и адреса, регистр уровня прерывания и мультиплексор адреса, выход которого подключен к информационному входу регистра выдачи адреса, вход микрокоманд блока управления даннь>ми соединен с первыми входами первого, второго и третьего элементов И, с первым и вторым входами

1 149273 четвертого элемента И, с информационными входами мультиплексора кода операции, с первым информационным входом мультиплексора второго слагаемого, вход синхронизации блока управления данными подключен к -вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерывания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого, выход третьего элемента И соединен с первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса. выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы которого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагаемого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными 30 входами регистра первого слагаемого и регистра второго слагаемого, выходы разрядов первого и второго регистров кода операции вЂ” соответственно с входами дешифратора управления, выходы которого подключены соответственно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второго слагаемого, регистра выдачи адре- щ са, регистра выдачи элементов программы, регистра уровня прерывания, регистра выдачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управ 45 ления мультиплексора первого слагаемого, к входам сложения чисел адин и два сумматора, информационные входы которого подключены соответственно к вьгходам разрядов регистров первого gO и второго слагаемого, вьгход сумматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому инфармавЂ” цианному входу мультиплексора адреса 5 второй информационных вход которого соединен с выходами разрядов региства уровня прерывания, вход дешифрата за адреса вЂ” с выходами разрядов второго регистра к:>ла аг ерапии, выходы подключены соответственно к адресным входам первого, второго, третьего и четверто". î регистров об-щ,его назначения,. тактовые входы которых соединены с выхсдом пятого элемента И, а выходы подключены к первому, второ му,. третьему и четвертому информационным входам мультиплексора первого слагаемого, пятый информационный вхсд1 котcporo соединен с выходами разрядав регистра адреса прерывания, выходы разрядов регистра выдачи адревЂ” адресным вь.ходом блока управления данными, с информационными входами регистра адреса прерывания и регистра уровня прерывания, с шестым информационным входом мультиплексора первого слагаемого, с вторым и»формационным входом мультиплексовЂ” ра второго слагаемого, третий информационный вхац которого является первым информационным, входом блока управления данными, второй информацион»ый вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым инфармацио; »ым входом мультиплексора второго слагаемого, выходы разрядов регистра вьдачи данных подключены к инфсрмацианному выходу блока управления данными и к информацианноыу входу регистра выдачи элементов программы, выходы разрядов которого являются выходом элементов программь1 блока управления данными, блок управления программой содержит элементы И, ИЛИ, мультиплексор адреса, мультиплексор кода операции, регистр апреса, регистр кода оп= ðàöèè, дешифратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядов адреса, мультиплексор младших разрядов адреса, регистр задания адреса, сумматор, узел памяти программ, регистр выдачи данных, два регистра выдачи элементов програм мы, выходы разрядов которых являются выходам элементов программы блока справления программой, вход микрокоманд которого соединен с первыми зходами с первого по пятый элеменвЂ” тав И, элемен-а ИЛИ, с информационным входами мультиплексоров адреса и кода операции, вход синхро1149273 низации блока управления программойвЂ” с вторыми входами с перного по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второ- S го элемента И вЂ” к тактоным входам регистра адреса, регистра кода операции и регистра задания адреса, 1 выход третьего элемента И вЂ” к тактовым входам первого и второго регистрон вьдачи элементов программы и регистра вьдачи данных, выход четвертого элемента И вЂ” к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым l5 входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с ин- 20 формационными входами регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы 25 дешифратора управления подключены соответственно к вторым гходам шестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и млад- З() ших разрядов адреса, к входам разрешения записи и к входам установки первого и второго регистров вьдачи элементов программы, к входу разрешения записи регистра выдачи данных к входам сложения чисел один и дна сумматора, выходы дешифратора адреса подключены соотнетственно к адресным входам с первого по четвертый регистров общего назначения, тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу сумматора, выходы разрядов каждого регистра общего назначения соединены соот- 45 ветственно с первыми, вторыми, третьи ми и четвертыми информационными входами мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса, пятые информационные входы которых соединены с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса вЂ” соответственно с первым и вторым адресными входами блока управления программой, выходы подключены к информационному входу регистра задания адреса, выходы разрядов которого подключены к информационному входу сумматора и к адресному входу узла памяти программ, разрешающий вход которого подключен к выходу шестого элемента И, а ныход соединен с информационными входами первого и второго регистров выдачи элементов программы, выход сумматора вЂ” с информационным входом регистра выдачи данных, выходы разрядов которого являются информационным выходом блока управления программой.

На фиг. 1 представлена структурная схема процессора; на фиг. 2 ункциональ. зя схема арифметико-логического блока; на фиг. 3 вЂ” схема блока управления данными, на фиг. 4 схема блока управления программой, на на фиг. 5 вЂ” схема блока управления микропрограммой; на фиг. 6 вЂ” формат микрокоманды (оператора) процессора",на фиг. 7 вЂ” микрокоманда процессора, общий вид, на фиг. 8 формат микрокоманды арифметико-логического блока; на фиг. 9 вЂ” формат микро .оманды блока управления данными, на фиг. 10 вЂ” формат микрокоманды блока памяти; на фиг. 11 вЂ” фор. мат микрокоманды блока управления программой; на фиг. 12 вЂ” форматы микрокоманды другого блока управления микропрограммой; на фиг. 13 микропрограмма оператора Управление по счетчику", на фиг. 14 вЂ” последовательность микроопераций опеи ратора Управление по счетчику".

Б тексте приняты следующие буквенные обозначения:

КСП вЂ” код структуры процессора;

КУП вЂ” код управления процессора;

КС вЂ” код структуры блоков, H0 вЂ” непосредственный операнд, КОп вЂ” код операции, ДКОп - дополнительный код операции;

А вЂ” адрес;

L вЂ” шина„

P0H вЂ” регистр общего назначения;

Т вЂ” тактовый синхросигнал;

АС01 вЂ” относительный адрес ячейки блока 3, Н вЂ” память, Т - такт процессора.

1149273

На фиг. 1-14 приняты следующие обозначения: арифметико-логический блок 1, блок 2 управления данными, блок 3 памяти, блок 4 управления программой, блок 5 управления микропрограммой, коммутатор 6 данных, коммутатор 7 элементов программы, шина 8 адреса, шина 9 микропрограмвЂ” много управления, вход 10 синхронизации, вход 11 требования вывода, 1О вход 12 прерывания, связь 13 признаков условного перехода, элементы

И 14-17, регистр 18 команд, дешифратор 19 команд, регистр 20 адреса, дешифратор 21 адреса, мультиплексоры 22 и 23 первого и второго операндов, регистр 24 первого операнда, регистр 25 второго операнда, сумматор 26, регистр 27 признаков перехода, мультиплексор 28 признака, элемент И 29, мультиплексор 30 результата элемент И 31, регистры

32-37 общего назначения, регистр 38 выдачи данных, регистр 39 выдачи элементов программ, сигнал 40 записи первого операнда, сигнал 41 выдачи второго операнда прямым кодом, сигнал 42 выдачи второго операнда ( л обратнъм кодом, сигнал 4э выдачи второго операнда со сдвигом влево на 30 один разряд, сигнал 44 передачи содержимого младших разрядов кода микрокоманды в качестве второго операнда, сигнал 45 выработки первого признака перехода, сигнал 46 выработки второго признака перехода, сигнал 47 выработки третьего признака перехода, сигнал 48 выработки четвертого признака перехода, сигнал

49 выработки + 1 на сумматор, сигнал 40

50 записи результата, управляющие сигналы 51-53 мультиплексором результата, сигнал 54 адрес (000) регистра общего назначения, сигнал 55 адреса (СОI) регистра общего назначения, 45 сигнал 56 ацреса (010) регистра общего назначения, сигнал 57 адреса (011) регистра общего назначения, сигнал 58 адреса (100) регистра общего назначения, сигнал 59 адреса so (101) регистра общего назначения, сигнал 60 адреса (110) регистра выдачи данных, сигнал 61 адреса (111) регистра выдачи элементов программ, выходы 62-67 регистров общего назна- sz чения вход 68 данных, вход 69 элементов программ, элементы И 70-73, мультиплексор 74 кода операции, регистры 75 и 76 кода операции, дешифратор 77 управления, дешифратор 78 адреса, p= ãèстр 79 адреса прерывания, мультиплексор 80 первого слагаемого, мультиплексор 8 I второго слагаемого, регистр 82 первого слагаемого регистр 83 второго слагаемого, сумматор 84, элемент И 85, регистры 8689 общего назначения, регистр 90 выда чи данных, регистр 91 выдачи элементов программ, регистр 92 уровня прерываний, мультиплексор 93 адреса, регистр 94 выдачи адреса, сигналы

95-100 кода операции, сигнал 101 записи на регистр адреса, используемого в режиме прерывания, сигнал

102 (-2), сигнал 103 записи на регистр первого слагаемого, сигнал 104 (+ i), сигнал 105 (+2), сигнал 106 записи на регистр второго слагаемого сигнал 107 записи на регистр выдачи данных, сигнал 108 записи на регистр уровня прерываний, сигнал 109 записи -u. регистр выдачи элементов программ, сигнал 110 управления мультиплексором адреса, сигнал 111 записи на регистр выдач-: адреса, сигнал f12 записи резуль-ата, сигнал 113 адреса (00) регистра общего назначения, сигнал I14 адреса (01) регистра общего назначения, сигнал 115 адреса (10) регистра обшего назначения сигнал 116 адреса (11) регистра общегo назначения, выходы 1I7-120 регистров общего назначения, элементы И 2fi вЂ 1, элемент ИЛИ 125, элемент И 126, мультиплексор 127 адреса, мультиплексор 128 кода операции. регистр 129 адреса, регистр 130 кода операции, дешифратор ii31 адреса, дешифратор 132 управления, элементы И

133 и 134,. регистры 135-138 общего назначения, счетчик 139 элементов программы, мультиплексор 140 старших разрядов адреса, мультиплексор 14 1 младших ра" ðÿäîâ адреса,,регистр 142 задания адреса, сумматор 143, элемент И 144, узел 145 памяти программ

I у регистр 1ч6 выдачи элементов программы, регистр 147 выдачи элементов программы, регистр 148 выдачи данных, сигнал 149 адреса (00) регистра общего назначения, сигнал 150 адреса (01) регистра общего назначения, сигнал 151 адреса (10) регистра общего назначения, сигнал 152 адреса (11) регистра общего назначения, сигналы l53-158 управления мульти1149273

12 плексорами адреса, сигнал 159 записи результата, сигнал 160 выработки "+1" на сумматор, сигнал 161 выработки "+2" на сумматор, сигнал

162 записи на счетчик элементов программы, сигнал 163 обращения к узлу памяти программ, сигнал 164 записи на регистр выдачи элементов программы старших разрядов, сигнал 165 установки в 0" старших разрядов регистра вьдачи элементов программы, сигнал 166 записи на регистр вьда- чи элементов программы младших разрядов, сигнал 167 установки в "0" младших разрядов регистра вьдачи элементов программы, сигнал 168 записи на регистр вьдачи данных, выходы 169172 регистров общего назначения, выход 173 счетчика элементов программы, элементы И 174-179, регистр 180 адреса, дешифратор 181 адреса, мультиплексор 182 кода операции, дешифратор 183 команд, регистр 184 режимов работы, дешифратор 185 режима, дешифратор 186, дешифратор 187 адреса, триггер 188 блокировки прерывания, триггер 189 запроса, триггер

190 прерывания, сумматор 191, триггер 192 результата, мультиплексор

193 результата, счетчики 194-197 30 адресов, регистр 198 вьдачи кода микрокоманды, узел 199 памяти микропрограмм, элемент И 200, мультиплексор 201 адреса, регистр 202 адреса, мультиплексор 203 адресов, регистр

204 вьдачи данных, сигнал 205 адреса (ОО) счетчика адресов, сигнал 206 адреса (01) счетчика адресов, сигнал 207 адреса (10) счетчика адресов, сигнал 208 адреса (11) счет- 40 чика адресов, сигнал 209 записи на триггер блокировки прерывания, сигнал 2 10 записи на триггер прерывания, сигнал 211 записи на регистр режима сигнал 212 записи на счет- 15

) чики с сумматора, сигнал 213 формирования управляющих сигналов мультиплексора адреса, сигнал 214 записи на регистр выдачи кода микрокоманды, сигнал 215 обращения к узлу SO памяти микропрограмм, сигнал 216 записи на регистр выдачи данных, выход 217 триггера прерывания, выходы 218-220 регистра режима, выходы

221-224 дешифратора режима, сигналы 225 вЂ” 227 управления мультиплексором адреса, сигналы 228-231 записи на счетчики адресов выходы 232 вЂ” 235 счетчиков адресов.

Формат оператора состоит из полей:

236 вЂ” номера оператора, 237 вЂ” данньгх, 238 вЂ” меток.

В табл. 1 приведен список микрокоманд арифметико-логического блока, в табл. 2 вЂ” прохождение информации через мультиплексор для перного операнда блока 1, в табл. 3 прохождение информации через мультиплексор для второго операнда блока 1, в табл. 4 вЂ” прохождение информации через мультиплексор для результата блока 1, в табл. 5 вЂ” прохождение информации через мультиплексор блока 1; в табл. б вЂ” список микрокоманд блока 2 управления данными, в табл. 7 вЂ” прохождение информации через мультиплексор для первого слагаемого б; ока Z; в табл. 8 вЂ” прохождение информации через мультиплексор для второго слагаемого блока 2, в табл. 9 вЂ” прохождение информации через мультиплексор адреса блока 2, в табл. 10 вЂ” список микрокоманд блока 4 управления программой, в табл.11 прохождение информации через мультиплексор для селекции адреса регистра общего назначения блока 4; в табл. 12 вЂ” прохождение информации

«epeз, ультиплексор для селекции кода операции блока 4, в табл. 13 вЂ” про хождение информации через мультиплексор селекции адреса старших разрядов для памяти программ, в табл. 14 вЂ” прохождение информации через мультиплексор селекции адреса младших разрядов для памяти программ; в табл. 15 вЂ” список микрокоманд блока 5 управления микропрограммой; в табл. 16 вЂ” прохождение информации через мультиплексор для се- лекции кода операции блока 5; в табл. 17 вЂ” появление информации на выходе дешифратора блока, в табл, 18 вЂ” выработка сигнала записи на счетчики адресов блока 5; в табл. 19 вЂ” прохождение информации через мультиплексор; в табл. 20вЂ” прохождение информации через мультиплексор, в табл. 21 вЂ” прохождение информации через мультиплексор, в табл. 22 вЂ” режимы работы процессора, в табл. 23 вЂ” сравнительные характеристики по быстродействию.

Каждый блок процессора представляет собой автономное устройство

1149273 обработки и хранения информации, которое имеет собственную систему микрокоманд, специализированную на вьп|олнение определенного круга функций в общем вычислительном процессе. 5

Блок 1 предназначен для выполнения арифметических и логических операций над байтами, битами словами, а также для выработки и запоминания признаков результата операций.

Блок 2 служит для формирования адресов данных, система микрокоманд этого блока позволяет некоторые действия над данными. 15

Блок 3 памяти представляет собой запоминающее устройство с произвольной выработкой для записи и чтения информации, работающее под управлением микрокоманды. М

Блок 4 предназначен для формирования адресов текущих элементов программ и констант.

Блок 5 обеспечивает формирование адресов микрокоманд и выдачу кодов микрокоманд процессора.

Функциональные воэможности процессора можно распарить, подключая необходимые блоки, например блок умножения-деления, блок ввода-выво- 30 да и т.д.

Для эффективной загрузки всех имеющихся блоков предпочтительными являются сложные макрокоманды (операторы), обеспечивающие наличие необходимого числа совместимых микроопераций. Поэтому в качестве макрокоманд процессора использованы многослоговые операторы, позволяющие по сравнению с обычными коман- 4в дами более оптимально использовать имеющееся оборудование. В обшем случае формат операторов (фиг. 6) содержит поля трех типов: поле 236 номера оператора, поле 237 вЂ” данных, поле 238 вЂ” меток. Наличие оля 236 номера оператора является адресом начала микропрограммы. Поле 237 данных и поле 238 меток могут состоять из нескольких подполей, максимальное количество подполей не фиксируется.

Наличие полей 237 данных и 238 меток, их структура и размер определяются функциями, реализуемыми каждым конкретным оператором. В поле 237 данных могут указываться: адреса операндов, задаваемые в соответствии с выбранным способом адресации, номера программных модулей, непосредственные операнды всех предусмотренных

THIToB данных JTMhoH c7 руктуры. JIoJIp.

238 меток содержится в тех операторах, которые предусматривают возможность передачи управления, в этом поле задаются адреса (метки) перехода.

Наряду с отHîсительí ) простыми операторами общего назначения типа:

"Сложение слов", "Коньюнкция байтов", "Переход по счетчику, 10бнуление мас сива слов", и т.д. разработаны сложные операторы: "Цепочка условных переходов, Вычисление длины вектора", "Поворот системы координат и т.д.

Работа процессора осуществляет- . ся под управлением программы, записанной в узле 145 памяти программ на языке операторов. По значению номера оператора (поле 236) в процессоре запускается управляющая программа второго уровня вЂ” микропрограмма исполнения, которая реализует весь процесс обработки, последовательно читая остальные поля оператора и интерпретируя их в соответствии с запрограммированным алгоритмом.

МиткропрОграммный принцип управления процессором заключается в задании каж дому блоку инструкции (микрокоманд), которая в нем реализуется в подпроцес соре. Так как все блоки автономны и догускают параллельную работу, микрокоманда процессора представляет собой композицию из одной или нескольких микрокоманд отдельных блоков. В общем случае микрокоманда процессора представлена на фиг. 7 и состоит иэ полей КСП и КУП. После

КПС определяет, какие блоки работают в текущем такте и, следовательно, микрокоманды таких подпроцессоров должны быть размещены в поле КУП.

За каждым блоком закрепляется один разряд поля КСП, в который записывается "1", если этот блок должен работать в данном такте и разрешается выдача синхросигналов в соответствующий блок. За блоком 1 закреплен нулевой разряд поля КСП. При наличии единицы в этом разряде срабатывают элементы И 14-17, и вырабатываются синхросигналы Т1, Т2, Т4, Т5 в блоке 1. 3а блоком 2 управления данными закреплен 1-й разряд поля КСП.

При наличии единицы в этом разряде

1149273

16 срабатывают элементы И 70-72, и выра. батываются синхросигналы Т1, Т2, Т5. 3а блоком 4 управления программой закреплен 3-й разряд поля КСП.

При наличии единицы в этом разряде 5 срабатывает элеиенты И 121 124 и вырабатываются синхросигналы Т2, Т3, Т5, Т6. За блокои 5 управления микропрограммой закреплен 4-й разряд поля

КСП. При наличии единицы н этом разряде срабатывают элементы И 174-179, и вырабатываются синхросигналы Т1-Т6, Если какие-либо блоки в этом такте не работают, в соответствующие им разряды поля КСП записывается 0 .

Благодаря наличию поля КСП одни и те же области поля КСП можно использовать для управления различными блоками, т.е. используется "плавающий формат поля КУП. Указателем ! того или иного формата служит значение поля КСП.

Эти форматы являются базовыми, построенными для блоков минимальной длины. Если микрокоманда какоголибо блока содержит дополнительные поля, то они размещаются в поле КУП за счет исключения из него микрокоманд некоторых других блоков. Формирование микрокоманды процессора 30 является основным этапои микропрограммирования операторов. Совмещение микрокоманд блоков должно обеспечивать выполнение следующих условий: алгоритмическую совместимость зада- д ваемых операций, получение расширенного формата микрокоманды, т.е. обеспечение размещения н поле КУП кодов совмещаемых микрокоманд с учетом дополнительных полей, отсутст 40 вие конфликтных ситуаций при передаче информации.

Формат микрокоманды арифметикологического блока 1 (значение нулевого разряда кода структуры про- 45 цессора равно "1") состоит из следующей полей: HO вЂ” поля непосредственного операнда. КОп вЂ” поля кода операции, ДКОп вЂ” оля расширения кода операции, А вЂ” поля адреса реги- 50 стра общего назначения.

Формат микрокоманды блока 2 управления данными (значение первого разряда кода структуры процессора равно "1") имеет два варианта раз- 55 мещения в поле КУП микрокоманды процессора и содержит поля НО, КОп и А. В некоторых микрокомандах поле A может использоваться как расширение кода операции вЂ” ДКОп.

Формат микрокоманды блока 3 памяти (значение второго разряда кода структуры процессора равно "1") состоит (фиг. 10) из одного поля КОп и имеет дна варианта размещения в поле КУП микрокоманды процессора.

Формат микрокоманды блока 4 управления программой (значение третьего разряда кода структуры равно "1") состоит (фиг. 11) из двух полей КОп и поля А и может быть размещен в поле КУП микрокоманды процессора тремя способами.

Формат микрокоманды блока 5 управления микропрограммой (значение четвертого разряда кода структуры процессора равно "1") состоит (фиг. 12) из полей непосредственных операндов HC:| и НО2, поля КОп, некоторые микрокоманды блока 5 могут содержать А вЂ” код адреса регистра общего назначения. Возможны два варианта размещения в поле КУП микро команды процессора. Прохождение информации через мультиплексор 30 приведено в табл. 4. На регистр 25 и информации с мультиплексора 23 за1 писывается по сигналу 41 прямым кодом, по сигналу 42 вЂ” обратным кодом, по с :. .ëàëó 43 вЂ” со сдвигом влено на од:.н разряд, по сионалу 44 на регистр 25 записывается информация из

8-15 разрядов шины 9. На регистр 27 признаков перехода по сигналу 45 заносится признак перехода первого знака результата операции, по сигналу 46 заносится признак перехода второго вЂ” результата операции, равного нулю, по сигналу 47 заносится признак перехода третьего вЂ” переполнения, по сигналу 48 заносится признак перехода четвертого вЂ” значения переноса из нулевого разряда сумматора.

Обращение к блоку 3 памяти для исполнения операций чтения и записи выполняется под управлением микрокоманд этого блока. Формирование исполнительного адреса выполняется блоком 2 управления данными. Исполнительный адрес формируется следующим образом: передачей в шину 8 значения, содержащегося в поле непосредственного операнда микрокоманды блока 2 (прямая адресация), передачей в шину 8 содержимого одного из региi7

11492 стров общего назначения блока 2 (ревЂ” гистровая адресация), передачей в шину 8 содержимого коммутатора 6 данных (косвенная адресация), модификацией значения адреса, ранее 5 содержищегося в шине 8. В блоке 2 предусмотрены широкие возможности модификации адресов, а также предусмотрен ряд микрокоманд, обеспечивающих простую реализацию программных методов адресации памяти.

Блок 4 управления программой обеспечивает выполнение микрокоманд в соответствии с табл. 10.

Обращение к узлу 145 осуществля- >5 ется под управлением микрокоманд блока 4. Исполнительный адрес в зависимости от кода микрокоманды блока 4 может быть равен: содержимому одного из регистров 135-138 общего назна- 20 чения блока 4, содержимому счетчика

139 элементов программ; содержимому коммутатора 6 данных, что позволяет организовать косвенную адресацию к узлу памяти программ сос- тавному значению базового и относительного адреса, причем базовое назначение размещается в старших восьми разрядах одного из регистров 135-138 блока 4, а относительное значение gp адреса размещается в младших, восьми разрядах коммутатора 7 элементов программ.

Блок 5 управления микропрограммой обеспечивает выполнение микрокоманд в соответствии с табл. 15.

Блок 5 управления микропрограммой обеспечивает управление работой процессора в четырех режимах. Режим работы определяется значением трех- 4

1 разрядного регистра режима в соот ветствии с табл. 22.

Микрокоманды блока 5 имеют следующие назначения: Переход по имени оператора" (КОп 10001), "Вход в под- 45 программу" (КОп 10011), "Возврат из микроподпрограммы" (КОп 10100)

"Снятие блокировки прерывания (КОп

01010), "Блокировка прерывания

"КОп 01011), "Запуск вставки"

50 (КОп 01 111), "Окончание прерывания" (КОп 01100), "Загрузка счетчика из коммутатора 6" (КОп 10000), "Безусловный переход" (КОп 10111), "Условный переход по 1" (КОп 001/m), "Условный переход по 0 (КОп 000/m), "Вход в прерывание" (КОп 01101), "Безусловный переход по значению

73 !

8 коммутатора 6" (КОп 10010), "Переход по коду прерывания " (КОп 01001)

Адрес коммутатора 6 на счетчики

194-197 принимается по синхросигналу Т6 в отладочных режимах для вызова произвольных микропрограмм с инвЂ” женерного пульта. В этом случае начальный адрес необходимой микропро граммы заносится на регистр данных пульта, и инициируется процедура вызова микропрограммы по адресу, заданному на этом регистре.

Основной режим задается перед началом выполнения любого оператора микрокомандой Переход по имени оператора" при отсутствии запроса на прерывание (регистр 190 в "0") путем записи кода 000 на регистр 184 режима. Микрокоманда "Переход по имени оператора" обеспечивает обращение в таблице адресов микропрограмм, используя в качестве адреса значение поля 236 вЂ” кода оператора, т.е. эта микрокоманда служит для перехода к микропрограмме обслуживания оператора по имени этого оператора, которое читается предварительно из узла 145 и заносится в 8-15 разряды коммутатора 7 элементов программ.

Переключение в режим подпрограммы осуществляется микрокомандой Вход в подпрограмму, которая устанавливает первый разряд регистра 184 в

"1". Начальный адрес подпрограммы задается в микрокоманде.

Микрокоманда Возврат из микроподпрограммы" реализует возврат на основную микропрограмму и устанавливает первый разряд регистра

184 в "0".

Система прерываний процессора обеспечивает реакцию программы на все программно-независимые события, которые должны быть обработаны процессором. Переключение процессора в режим прерывания осуществляется при наличии внешнего запроса (состояние регистра 189 = "1"). Имеется два типа входа в режим прерывания по внешнему запросу вЂ” в конце исполнения оператора и внутри его.

Переключение в конце оператора производится при выполнении микрокоманды "Переход по имени оператора". В качестве адреса следующей микрокоманды аппаратно формируется код, являющийся начальным адресом микропрограммы входа в прерывание.

1149273

20 и второй разряд регистра 184 режима устанавливается в "1".

Вход в прерывание производит запоминание состояния процессора в специальной зоне блока 3 памяти и

5 запуск программы обслуживания прерывания.

Переключение внутри оператора требует предварительной установки н "0"

10 триггера 188 при помощи микрокоманды Снятие блокировки прерывания".

Разрешение прерывания внутри оператора необходимо только для операторов, время выполнения которых пре15 вышает 50 мкс. Это объясняется тем, что микропрограмма прерь}вания внутри оператора занимает в нескол} ко раз больше времени, чем микропрограмма прерывания в конце оператора за счет

20 большого объема перезапоминаемой информации. Поэтому и в длинньгх операторах производится блокировка прерывания за 30-40 мкс до его окончания чтобы избежать возможных прерываний

25 перед окончание оператора, специальвЂ” ной микрокомандой "Блокировка прерывания внутри оператора устанавливается единичное значение в регистре 188.

Включение режима прерывания может производиться микропрограммно микрокомандой Вход в прерывание, при этом перед ней ставится микрокоманда

"Блокировка прерь}вания" для блокировки прерываний от внешних запросов. 35

Переключение процессора с режима прерывания в основной режим осуществляется микрокомандои Окончание прерывания

Режим вставки обеспечивает асинхронный обмен информацией между процессорами и устройствами вводавывода. Его инициирование осуществ11 ляется специальной микрокомандой За- g5 пуск вставки" при наличии сигнала 11 требования вывода, поступающего от устройств ввода-вывода. Эти команды являются "сканирующими", т.е. должны присутствовать во всех микропрограм- < мах с периодом повторения не менее

20-30 тактов. Микрокоманда "Запуск вставки" при наличии сигнала (11) устанавливает в 1 третий разряд регистра 184 режима и формирует адрес следующей микрокомандь}, равный

0100, являющийся начальным адресом микропрограммы обмена.

Переключение (возврат) в пред}}}ествующий режим осуществляется аппаратной установкой в 0 третьего разряда регистра 184 при снятии сигала (11) требования вывода.

При обращении к узлу 199 памяти микрокоманд возможны следующие способы формирования исполнительного адреса: аппаратное формирование адреса при входе в режим прерывания по внешнему запросу и при входе в режим вставки, формирование адреса по счет чикам, находящимся в блоке 5 микропрограммного управления (при выборе очередной микрокоманды из узла 199 значение счетчика увеличиваетгя на

"1"). Непосредственное (прямое) задание адреса в микрокоманде используется в микрокомандах передач управления блока 5: "Белусловный переход", "Ус}овный переход по 1", Условный переход по 0, Вход в подпрограмму". Формирование адреса по содержимому коммутаторов 6 и 7 выполняется микрокомандами передач управления блока 5: "Безусловный переход по значению коммутатора 6", Переход по имени оператора, Переход по коду прерывания, которые в качестве адресов используют содержимое коммутаторов 6 и 7. ;,ановка начальных адресов на счетчи:..и 194-197 выполняется по микрокоманде этого подпроцессора "3aгрузка счетчиков из коммутатора 6", при этом значения адресов задаются в коммутаторе 6 данных причем установка адресов выполняется только на те счетчики, которые не используются в текущем режиме работы процессора.

Для пояснения сущности работы процессора рассмотрим в качестве примера реализацию оператора Управление по счетчику . Микропрограмма предназначена для управления ходом выполнения программы. Оператор состоит из пяти байтов: 1-й байт номер оператора, 2-й байт вЂ” относительный адрес ячейки блока 3 памяти, в которой организован программный счетчик; 3-й и 4-й байтывЂ” непосредственный операнд (эталон);

5-й байт вЂ” метка перехода.

К содержимому ячейки блока 3 памяти с относительным адресом, указанным во втором байте операто22

1149273 ра, прибавляется "1" и полученная сумма сравнивается с непосредственным операндом, заданным в 3-м и

4-м байтах оператора. Если результат сравнения больше или равен "0" 5 то управление передается по метке, указанной в пятом байте оператора, если результат сравнения меньше 0, то выполняется следующий оператор.

На фиг. 13 представлена микропрограм- 1О ма оператора "Управление по счетчику" которая состоит иэ семи микрокоманд процессора. В первых пяти разрядах ! вЂ” (0-4) микрокоманды процессора указан КСП, единица в этих разрядах говорит о том, какие блоки работают в данном такте, а в разрядах

8-31 в поле КУП размещены микрокоманды этих блоков (цифра в поле КУП на фиг. 13 показывает номер блока, 20 микрокоманда которого занимает указанные на рисунке разряды КУП).

Выполнение оператора осуществляется за 7 машинных тактов. Последовательность микроопераций при выполнении оператора приведена на фиг.14.

По оси абсцисс отложено время в тактах, по оси ординат вЂ” блок, выполняющий данную микрооперацию. Чтение двух первых байтов оператора 30 (микрооперация ИО 1) и переход на начало микропрограммы (микрооперация

МО2) производят в конце микропрограммы предыдущего оператора.

В первом такте работают блоки 2 и 4. В поле КУП (фиг. 13) используется первый формат (фиг. 9) микрооперации блока 2 и второй формат (фиг. 11) микрооперации блока 4.

В разрядах (20-23)поля КУП указы- 4g вается КОп (111) микрооперации формирования исполнительного адреса блока 2, в разрядах (?4,25) вЂ” адрес (00) регистра общего назначения, в разрядах (26-29) вЂ” КОп (1101) микро-4 операции чтения старшего байта иэ узла памяти программ блока 4. В блоке 2 формируется исполнительный адрес (микрооперация 1 !03) блока 3 памяти (фиг. 14) . К содержимому регистра общего назначения с адресом (O0) прибавляется содержимое комвЂ” мутатора 7, где находится относительный адрес (ACC}f) ячейки блока 3, и сформированный адрес подается в шину 8. Элемент И 73 разрешает выдачу разрядов (20-25) шины 9 через мультиплексор 74, которые эапоминаются на регистре 75 (КОп) и на регистре 76 (адрес) по синхросигналу Т2. На дешифраторе 77 появляются сигналы 103, 106, 110 и 111, на дешифраторе 78 - сигнал 113. Сигналы

95, 99 и 100 (код 000) разрешают передачу содержимого регистра 86 через мультиплексор 80 и по синхросигналу

Т2 и разрешающему сигналу 103 sanoминаются на регистре 82. Сигналы

97 и 98 (код 11) разрешают передачу содержимого коммутатора 7 через мультиплексор 81, и по синхросигналу Т2 и разрешающему сигналу 106 содержимое коммутатора 7 запоминается на регистре 83. Результат сложения, полученный на сумматоре 84 через мультиплексор 93 (управляющий сигнал 110 равен "О"), запоминается на регистре 94 по сигналу 111 и синхросигналу Т5.

В блоке 4 читается старший байт непосредственного операнда (микрооперация M04) и передается в старшие разряды (0-7) коммутатора 7, младшие разряды Р-151 обнуляются, к содер жимому счетчика 139 прибавляется "1"

Элементы 125 и 126 разрешают выдачу разрядов (26-291 шины 9 через мультиплексор 128 и разрядов (ЗО 31) через мультиплексор 127. Адрес запоминается на регистре 129 по синхросигналу

ТЗ, код операции вЂ” на регистре 130 по синхросигналу ТЗ. На дешифраторе

132 появляются сигналы 153-158, 160, 162, 163, 164 и 167. Управляющие сигналы 153-155 (код 110), 156-158 (код 110) разрешают передачу содержимого счетчика 139 через мультиплексоры 140 и 141 и запоминание его на регистре 142 по синхросигналу ТЗ. К содержимому регистра 142 на сумматоре 143 прибавляется

"+1" (сигнал .160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 адрес выдается в узел 145 памяти программ, сигнал обращения к которому формируется по сигналу 163 и синхросигналу Т2. Старший байт из узла

145 записывается на регистр 146 по синхросигналу Т5 (сигнал 164). Ðåгистр 146 обнуляется (сигнал 167) .

Во втором такте работают блоки

1 и 4 и блок 3 памяти. В поле КУП (фиг. 13) используется формат микрооперации блока 1 (фиг. 8), второй формат (фиг. 10) блока 3 памяти, третий формат (фиг. 11) микроопе1149273

24 рации блока 4. В разрядах (16-19( указывается КОп (0100) микроперации: вычитание из первого операнда, хранящегося на одном иэ регистров общего назначения, второго операнда, 5 хранящегося на другом регистре общего назначения. В разрядах (?О-2?) хранится адрес (010) первого операнда в разрядах (23-25) вЂ” адрес (010) второго операнда, в разрядах (26-?9)

1О указывается КОп (1110) микрооперации чтения младшего байта иэ узла памяти программ блока 4, в разрядах (30,31j указан КОп (01) микроопераций чтения слова из ячейки блока 3 памяти

В блоке 1 формируется "1" в младшем разряде регистра 34 (микрооперация

M05), из содержимого регистра 34 вычитается содержимое этого же регистра прибавляется " 1" в младший разряд, и результат заносится в регистр 34.

По синхросигналу Т1 разряды (16-22( шины 9 заносятся на регистр 18, а разряды (23-25) - на регистр 20 ° Ha ( дешифраторе 19 появляются сигналы

40, 42, 45, 47, 49 вЂ” 53, на дешифраторе 20 вЂ” сигнал 56. В данной микрооперации в разрядах (20-22j и (23-25) шины 9 записан один и тот же адрес (010), поэтому содержимое регистра ЗО

34 передается через мультиплексоры

22 и 23, синхросигналу Т2 и сигналу

40 запоминается в регистре 24 по синхросигналу Т2 и сигналу 42 выдачи второго операнда в обратном коде-на З регистре 25.

Вычитание производится на сумматоре 26, где по числу 49 прибавляется 1 в младший разряд. Результат через мультиплексор 30, управ- 40 ляемый сигналами 51-53 (код, 000), выдается на регистр 34, где запоминается по управляющему сигналу 50, 56 и синхросигналу Т5. В блоке 3 памяти иэ ячейки по адресу, находя- 45 щемуся в шине 8, читается слово в коммутатор данных (микрооперация

M06). В блоке 4 читается младший байт непосредственного операнда (микрооперация МО11) и передается в млад- 50 шие разряды (8-15) коммутатора 7, к содержимому счетчика 139 прибавляется "1". Элемент ИЛИ 125 и элемент И 126 разрешают выдачу разрядов (26-29) шины 9 через мультиплек- 55 сор 128. Код операции блока 4 запоминается на регистре !30 по синхросигналу Т3. На дешиАраторе 132 появляются сигналы 153-158, 160, 162, l63 и 166. Управляющие сигналы 1531 55 (код 1 10), 156- 158 (код 110) разрешают передачу содержимого счетчика 139 через мультиплексоры 14О и

14 1 и запоминание его на регистре

142 по синхросигналу ТЗ. К содержимому регистра 142 на сумматоре

143 прибавляется "+1" (сигнал 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6.

С регистра 142 адрес выдается в узел

145 памяти программ, сигнал обращения к узлу формируется по сигналу

163 и синхросигналу Т2. Младший байт из узла памяти программ записывается на регистр 147 выдачи в коммутатор 7 (сигнал 166) по синхросигналу Т5.

В третьем такте работают блоки

1 и 2. В поле КУП (фиг. l3) используется формат (фиг. 8) микрооперации блока 1 и второй формат (фиг. 9) микрооперации блока 2. В разрядах (16-19jукаэывается КОп (1000) микрооперации Сложение первого операнда, хранящегося на одном из регистров общего назначения со вторым операндом, хранящимся на втором регистре общего назначения". В разрядах (?3-25) хранится адрес первого операнда (110), в разрядах (20-2?) адрес второго операнда (010), в разрядах (?6-29) указан КОп (1000) микрооперации блока 2, запись содержимого коммутатора 6 на регистр 87, адрес которого (01) указан в разрядах (30 и 31) поля КУП. В блоке

2 (микрооперация МО7) элемент И 73 разрешает выдачу разрядов (26-311 шины 9 через мультиплексор. 74, которые запоминаются на регистрах 75 и 76 по синхросигналу Т?. . Ha дешнфраторе (77 появляются управляющие сигналы

106 и 112, на депптфраторе 78 сигнал 114. На регистр 82 по синхросигналу Т2 записываются "0". Комбинация управляющих сигналов 97 и 98 (00) разрешает передачу содержимого коммутатора 6 через мультиплексор 81, которое по управляющему сигналу 106 и синхросигналу Т2 записывается на регистр 83. Сложение двух операндов производится на сумматоре 84, и результат записывается .на регистр

87 по сигналам 11? и 114 и синхросигналу Т5. В блоке 1 (микрооперация МО8) в качестве первого операн25

1149273

26 да используется коммутатор 6, а в качестве второго вЂ” регистр 34, где в младшем разряде записана "1", результат заносится в регистр 38. По синхросигналу Ò1 разряды (!6-22)

5 шины 9 записываются на регистр 18, на выходе дешифратора 19 появляются сигналы 40, 4 1, 46, 50-53. На регистр 20 по синхросигналу Тl записываются разряды (23-25j шины 9, 10 на дешифраторе 21 появляется сигнал

60. На регистр 24 по сигналу 40 и синхросигналу Т2 записывается содержимое коммутатора 6, на регистр 25 по сигналу 41, синхросигналу Т2 содержимое регистра 34. Сложение двух операндов производится на сумматоре 26, и результат через мультиплексор, управляемый сигналами 51 вЂ” 53 (код 000) заносится на регистр 38 сигналами 50 и 60 по синхросигналу Т5

В четвертом такте работают блоки

1, 3 и 4. В поле КУП (фиг. 13) используется формат (фиг.8) микрооперации блока 1, второй формат (фиг. 10) блока 3 памяти, третий формат (фиг.11) микрооперации блока 4. В разрядах

116-19) указывается КОп (0111) микрооперации: Вычитание из первого опе- 30 ранда, хранящегося на одном иэ регистров общего назначения, второго операнда, хранящегося на другом регистре с занесением признака перехода на регистр 20,в разрядах f23-25) адрес (110) первого операнда, в разрядах 520-22) вЂ” адрес (111) второго операнда. В разрядах (26-29) указывается КОп (1111) последовательного чтения байтов оператора. В разрядах 40 (30,31j указан КОп (10) микрооперации записи слова в ячейку блока 3 памяти. В блоке 3 в ячейку с адресом. находящимся в шине 8, записывается слово иэ коммутатора 6 данных (микро-45 операция М010). В блоке 1 происходит сравнение суммы, находящейся в коммутаторе 6 данных, с непосредственным операндом, находящимся в коммутаторе 7 элементов программы, резуль-S0 тат заносится в регистр 38 (микрооперация МО9). По сигхросигналу Т1 разряды 6-22j шины 9 записываются на регистр 18 команд, на дешифраторе

19 появляются сигналы 40, 42, 46, Ss

0-53, разряды (23-25) шины 9 записываются на регистр 20 адреса, на дешифраторе 21 появляется сигнал 60.

Содержимое коммутатора 6 передается через мультиплексор 22 (код управляющих сигналов вЂ” 110) и запоминается на регистре 24 по управляющему сигналу 40 и синхросигналу Т2. Содержимое коммутатора 7, передается через мультиплексор 23 (код управляющих сигналов вЂ” 111) и запоминается на регистре 25 по управляющему сигналу

42 и синхросигналу Т2.

Сложение двух операндов производится на сумматоре 26, и результат через мультиплексор 30 (код управляющих сигналов вЂ” 000) заносится на регистр 38 по сигналам 50, 60 и синхросигналу Т5 В данной микрооперации на регистр 27 записывается приз нак условного перехода по сигналу 46 и синхросигналу Т4 и через мультиплек сор (код управляющих сигналов указан в разрядах (24, 25) шин 9 вЂ” 10) по связи 13 передается в блок 5 ° В блоке 4 читается пятый байт операнда в (8-151 разряды коммутатора 7, к содержимому счетчика 139 прибавляется

"1" (микрооперация M01). Элементы 125 и 126 разрешают выдачу разрядов (26-29) шины 9 через мультиплексор

128, которые запоминаются на регистре

130 по синхросигналу ТЗ. На дешифраторе 132 появляются управляющие сигналы t53-158, 160, 162, 163, 165 и

166. Комбинация управляющих сигналов

153-158 разрешает передачу содержимого счетчика 139 через мультиплексоры

140 и 141 и запоминание его на регистре 142 по синхросигналу ТЗ. Далее к содержимому регистра 142 на сумматоре 143 прибавляется "+ 1" (управляющий сигнал 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 адрес выдается в узел 145 памяти программ. Сигнал обращения к памяти формируется по сигналу 163 и сиихросигналу Т2. Прочитанный байт оператора из узла памяти программ записывается на регистр 147 по сигналу 166 и синхросигналу Т5, разряды (0-7) ре« гистра 146 обнуляются (сигнал 165).

В пятом такте работают блоки 4 и

5. В тесле КУП (фиг. 13) используется второй формат (фиг. 11) микрооперации блока 4 и первый формат (фиг. (фиг. 12) микрооперации блока 5. В разрядах (26-29) шины 9 указывается

КОп (0010) "Чтение слова по адресу, указанному в разрядах (8-15(коммч27

1149273 татора 7", из зоны памяти, заданной в Р-7) разрядах регистра 136, адрес которого (01) задан в (30,31) разрядах шины 9, в разрядах (21-25) шины 9 указан КОп (00010) микрооперации условного перехода по значению признака, равного "О". В разрядах (19-20) указан адрес счетчика (00) в разрядах (16-18, 8-15) вЂ” непосред1О ственные операнды вЂ” адрес перехода.

В блоке 4 читается слово иэ памяти программ (микрооперация M012). Элементы 125 и 126 осуществляют выдачу разрядов (30,31) шины 9 через мультиплексор 127 и выдачу разрядов (26-291 шины 9 через мультиплексор

128. Адрес и код операции запоминаются соответственно на регистрах

129 и 130 по синхросигналу Т3. На дешифраторе 131 адреса появляется сигнал 150, на дешифраторе 132 управляющие сигналы 153-159, 16 1, 163 и 166. Соответствующая комбинация управляющих сигналов 153-155 (код 011) и 156-158 (код ООО) разрешает передачу через мультиплексор

140 разрядов (0-7) регистра 136 и через мультиплексор 141 разрядов (8-15) коммутатора 7, которые sanoминаются на регистре 142 по синхро- З0 сигналу ТЗ. Далее к содержимому регистра 142 на сумматоре 143 прибавляется (+2) вЂ” сигнал 161 и результат заносится на регистр 136 (сигнал 159) по синхросигналу Тб. С регистра 142 д адрес выдается в узел 145 памяти программ. Сигнал обращения формируется по управляющему сигналу 163 и синхросигналу 72. Слово из узла памяти программ записывается на реги- О стры 146 и 147 по управляющим сигналам 164 и 166 и синхросигналу Т5. В блоке 5 происходит условный переход по признаку перехода, равному "0" (микрооперация M013) на начало микро 45 программы по непосредственному операнду, указанному в разрядах j16-18, 8-15) шины 9, если признак перехода равен "1", то к содержимому счетчику прибавляется " 1" Через мультиплекс-50 сор 182 (управляющий сигнал вЂ” разряд (О) шины 9) разряды (21-25) передаются на дешифратор 183, и вырабатываются управляющие сигналы 209.

Адрес, разряды (19,20) шины 9 по 55 синхросигналу Тб записываются на регистр 180, и на дешифраторе 181 появляется сигнал 205. При наличии сигнала признака перехода (вход 13), равного "0", на дешифраторе 186 появится комбинация сигналов 225-227 (код 001), разрешающая передачу через мультиплексор 201 разрядов (8-18) шины 9, и при наличии сигнала признака перехода, равного "1", на дешнфраторе 186 появляется комбинация сигналов 225-227 (код 011), разрешающая передачу через мультиплексор 201 содержимого счетчика 194. Информация, прошедшая через мультиплексор

201, запоминается на регистре 202 по синхросигналу Т1, откуда адрес выдается в узел 199 памяти микропрограмм. Сигнал обращения формируется по управляющему сигналу 215 и синхросигналу Т2. Слово из узла 199

I запоминается на регистре 198 по сигналу 214 и синхросигналу Т5. К содержимому регистра 202 на сумматоре 191 прибавляется "1" (сигнал 217) и через мультиплексор !93 (разрешающий сигнал с Т3 по T5) записывается на счетчик 194 по управляющему сигналу 228.

В шестом такте работают блоки

2 и 4. В поле КУП (Лиг. 13) используется первый формат (фиг. 9) микрооперации блока 2 и второй формат (фиг. 11) микрооперации блока 4. В разрядах (20-23) указан КОп (0011) чтения содержимого регистра 88, адрес которого (10) указан в (24,25) разрядах шины 9, в коммутаторе 6.

В разрядах f36-29) указывается КОп (1 111) микрооперации последовательного чтения байтов оператора и узла

145 памяти программ. B блоке 2 происходит восстановление в коммутаторе 6 данных содержимого ячейки блока

3 памяти (микрооперация И014). Элемент И 73 разрешает выдачу разрядов 20-25j шины 9 через мультиплексор

74, которые запоминаются на регистрах 75 и 76 по синхросигналу Т2, и на дешифраторе 77 появляются управляющие сигналы 103, 106 и 107. Комбинация сигналов 95, 99 и 100 разрешает передачу содержимого регистра

88 через мультиплексор 80, которое запоминается по управляющему сигналу 103 и синхросигналу Т2 на регистре 82. На регистр 83 по синхросигналу Т2 sàïèøóòñÿ "О" (отсутствие разрешающего сигнала 106).

Сложение двух операндов производится на сумматоре 84, и результат

ll49273

30 записывается на регистр 90 по сигналу 107 и синхросигналу Т5. В блоке 4 читается первый байт (номер) следующего оператора из памяти программ, передается в разряды (8-151 коммутатора 7, старшие разряды !

0-7) коммутатора 7 обнуляются, к со держимому счетчика 139 прибавляется "1" (микрооперация MOf). Элементы

1О

125 и 126 разрешают выдачу разрядов (26 вЂ” 29) шины 9 через мультиплексор

128, которые запоминаются на регистре 130 по синхросигналу ТЗ. На дешифраторе 132 появляются управляющие сигналы 153-158, 160, 162, 163, !

165 и 166 . Комбинация управляющих сигналов 153 вЂ 1 разрешает передачу содержимого счетчика 139 через мультиплексоры 140 и 141, запоминание его на регистре 142 по синхросигна20 лу ТЗ. Далее к содержимому регистра

142 на сумматоре f43 прибавляется

"1" (управляющий сигнал 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Тб. С

25 регистра 142 аирес выдается н узел 145 памяти программ. Сигнал обращения формируется по сигналу 163 и синхросигналу Т2. Прочитанный байт оператора из уз.па 145 заносится на регистр 147 по сигналу 166 и синхросигналу Т5, разряды (0-7) регистра 146 обнуляются (сигнал 165) .

В седьмом такте работает блоки

3-5 памяти. В поле КУП (фиг. 13) 35 используется первый формат (фиг.10) блока 3, второй формат (фиг. 11) блока 4 и второй формат (Аиг. 12) блока 5. В разрядах (8-12j 9 указан КОп (10001) перехода по имени 4О оператора. В разрядах (14, 15) шины 9 указан КОп (10) записи слова в ячейку блока 3 памяти. В разрядах (26-29) шины 9 указан КОп (1111) микрооперации последовательного чтения байтов 45 оператора иэ памяти программ. В блоке 3 памяти в ячейку с адресом, находящимся в шине 8, записывается слово из коммутатора 6 данных (микрооперация Il010) . В блоке 4 читается вто- SO второй байт следующего оператора в (8-15j разряды коммутатора 7, к содержимому счетчика 139 прибавляется

"1" (микрооперация МО1). Элементы

125 и 126 разрешают выдачу разрядов 55 (26-29) шины 9 через мультиплексор

128, которые запоминаются на регистре 130 по синхросигналу Т3. На дешифраторе 132 появляются управляющие сигналы 153 вЂ 1, 160, 162, 163, 165 и 166. Комбинация управляющих сигналов

153-158 разрешает передачу содержимого счетчика 139 через мультиплексоры 140 и 141, которое запоминается на регистре !42 по синхросигналу Т3, К содержимому регистра 142 на сумматоре !43 прибавляется "1" (сигнал 160) и результат заносится в счетчик 139 (сигнал !62) по синхросигналу

Тб. С регистра 142 адрес выдается в узел 145 гамяти.

Сигнал обращения к узлу 145 формируется по сигналу 163 и синхросигналу Т2. Прочитанный байт оператора из узла 145 заносится на регистр

147 по сигналу 166 и синхросигналу

Т5, разряды (0-7) регистра 146 обнуляются (сигнал 165). В блоке 5 происходит переход в таблицу адресов микропрограмм по значению разрядов

R-15) коммутатора 7 на начало следующей микропрограммы (микрооперация МО2). Через мультиплексор f82 (разрешающий сигнал вЂ” разряд (О) шивЂ” ны 9) разряды (R-12j передаются на дешифратор 183, и вырабатываются управляющие сигналы 209-215. Комбинация сигналов 22)-227 (000) дешифратора 186 разрешает передачу через мультиплексор 201 содержимого коммувЂ” татора 7, которое по синхросйгналу

Т1 записывается на регистр 202, откуда адрес выдается в узел 199 памяти микропрограмм. Сигнал обращения к памяти формируется по управляющему сигналу 215 и синхросигналу Т2. Информация, выдаваемая из узла 199 памяти микропрограмм, является началом микропрограммы следующего оператора и по сигналу 214 и синхросигналу

Т5 записывается на регистр 198.

Результаты оценки быстродействия приведены в табл. 23, в которой приняты следующие обозначения:

А вЂ” процессор с традиционной архитектурой, выполненной на инте" гральных схемах средней и высокой степени интеграции, В вЂ” предлагаемый процессор, выполненный на интегральных схемах малой и средней степени интеграции (А-2009 БИС), С вЂ” предлагаемый процессор, выпол-, ненный на интегральных схемах средней и высокой степени интеграции (А-2009 БИС) .

1149273

Как видно иэ табл. 23, на выбранных наборах алгоритмов, кроме набора 01, отношение быстродействия пропессоров A и В равно в среднем

1, 1 вЂ” 1,2. Это же соотношение для процессоров A и С выполненных на элементной баэе одного уровня, достигает 2-2,5.

1149273

33 х х

o o

Р» Р» х х о о

Р» (! +

° Л х х х

o o o

Р Р» Р»

И II И л

Р»

° л л х х

o o

Р» Р

° Л1 х о

Р»

o o х х

+ + т х х о

Р»

П II

° a л х х

o o

Р» Р»

П П а м о

I а Р х о

Р»

< -1

II л л х хххх

0 о о о о

Р, Р Р Р Р х х о о х о

:) о л а

Я.

IL- i

1о) 1

1 д I

Ц I

<П 1 х

I» 1 ж о е х

v (У х

4 о

t( 2 Cd

tj о и!

X ж о о

И ф

И! 4

И Х о ф

1 1

v v

1 1 1

I 1 ) I I " I t 1

4 4 ххах

III ф ф и Ц В о о о

° Л ° Л! «C ° Л .Л Л ° Л ° Л ° Л H ° «C ° Л Л

1 1 1 I л с

° « ° 1 1

1 «- с 4 м Ul

° 1

Л О C СО а

Ю - м

1 о а

1 х

X О! х а

<б О

K а о

Ц о

О м х о o o

Р» Р» Р»

+ I +

° л «л л

: ххх о,oc о .л л л х х х х о о о о

Р» Р» Р» Р»

-х

° л o а

Х ХР м

О ОИ .1 °

СС» Р» а

o.o

» ф к х

o o

П П Р- Р» ° П

° л л хх

o o v ч

С4 Р» CU Р»

° ф

>Х

-«х v

C v э

Ж и

Ф 6 и!

X и Х &

4 Я орла а, сб ф

В:(Ц

lC, Ц а cc; p, ф а 0)

Гб Ccl Cd

Р и! а а

Cd Cd

Х cCI Х х о о фоф

Cd ф <б

1149273

Таблица 31

Таблица 2

Информация, проходящая на выКод управляющих сигналов

Код управляющих сигналов

20р 21р 22р

О 0

Таблица 4

Информация, проходящая на выход мультиплексора 30

Код управляющих сигналов

51 52 53

Результат с сумматора

Резу,;ьтат со сдвигом вправо на 1р

Результат со сдвигом вправо на 2р

Результат со сдвигом влево на 1 р, Результат логического умножения

Результат логического сложения

Результат по модулю 2

С регистра 27

Таблица 5

Код управляющих сигналов

25р

24р

Признак 4

23р 24р 25р

Информация, проходящая на выход мультиплексора 22 с регистра

0 1

15 О 1

1 0

1 1

Информация, проходящая на выход мультиплексора 28

Признак

Признак ход мультиплексора 23 с регистра

1149273

I .С

I! о а

Р х

+ + с 4 ° вЂ” CV о o o

О Л О O О ю 1 o o x

Ю х х

Р(+ + + 1 + р л

«-1 ь4

И II х

o o o а Р» Р»

II И II х о

Р»

«-4

cO oO 00 сО CO

«-1 о4 «-Л «-1 с4 и и и и и ь4 «.1 «-1 о

Г) х х о ю а а сч гвЂ”

1 вЂ” вЂ” И ! л л с о

1 с«! I

i о о к

Р«

I Р» I а Р»

1, I ! а

1 I I I I 1 Р»

Р».л л

О с!

СР O O u O

Р, !

3« х

Н и ( х

1: си х и

tt, !."

1 о

I Ю

1 !

I о ч !

I c с

1 О!

I вЂ” вЂ” 4

â€” I

I 1: о

l М

1 I

С 4 о

Ю о о Ю о о

+ и х о с= о а - Р

II cO х х

o o o

Р а Р л о

«-1 х

° ° со л х о í о

Р « ° °

««

cO O O

«-1 а Р»

° л л л л л л л ° л л О сч с ) О

1149273

С шины 8

0 0

0 1

С шины 9

1 0

1 .1

Код управляющих сигналов

95 99 100

Таблица 7

Информация, проходящая на выход 5 мультиплексора

С регистра 86

С регистра 87

С регистра 88

С регистра 89

С регистра 79

С шины 8

С коммутатора 7

Константа вЂ” 2

Код управляющих сигналов

97 98

Код управляющих сигналов

Таблица 8

Информация, проходящая на выход мультиплексора 81

С коммутатора 6

С коммутатора 7

Таблица 9

Информация, проходящая на выход мультиплексора 93

С сумматора

С регистра 92

44 г %

»Л и х и

\ х

II (гъ

» (О

1 гч

4 х о а и

Ю о и

2 (5 о !

ОИ и» ,-! х о

СО л

»!

Ю о и г»

») г» и о

4 О

О О м и а

И 1

О«О

° - г а л

СЛ (1 а и гф 1 и

CL и» С (ф о

«1

О О

I л

Я 1

О1

1 вЂ” 4

1 м!

1 О1 л

I/1

I О ш о!

2 ! !

С1 о ю о о

1I ! !

1 Л

+. (; и- v

Г вЂ” 1! (» 1

О1

I вЂ” 1!

I О1

1!! о!! С 1

I «I

I вЂ” 1

О1

1 м1

1 «!

1 вЂ” I

I СС! л!

«1

I вЂ”вЂ” л о г г

О (\ а

1 Ч (г м

О. г! г» ф

О1

M II

О» и л (г о (1 г » а «я

«Л (вЂ” Э

Я г вЂ” г О х и г! О! л х о и г» л

Ю о

О Ю Ю

1149273 г»,вЂ” » о х с а

1г! и

Il х

OO х сл а я

Ю о

Ю я о

Ю и

Ю (г! г«и (О .«г»

4 х х со а а и» м

» х о х а и о

o o!! (О (г\ л р,и

CO х о о а а

° ° »л

+х (i lI оn"

О и г

-mo х1 рлл

О «Л Л и Ф х о

У1

Ф л х

» 1I

СО г»и и»

«и °

Я г4

» a г! х

2 (О II ф х х ро с а

Ю ю о о о о о

1 юг!

1149273

Код управляющих сигналов

Код управляющих сигналов ход мультиплексора 128

Hp вЂ” 11p

26р вЂ” 29р

12р, t 3p

3Ор, 31р

153 154

155

156

158

Таблица11

Информация, проходящая на выход мультиплексора

127

Код управляющих сигналов

157

Таблица 12

Информация, проходящая на выТаблица 13

Информация проходящая на выход мультиплексора 140

С коммутатора 7 (Ор-7р) С коммутатора 6 (Ор-7р)

С регистра 135 (Ор-7р)

С регистра 136 (Ор-7р)

С регистра 137 (0p-7р)

С регистра 138 (Op-7p)

С регистра 139 (Ор-7р) Таблица 14

Информация проходящая на выход мультиплексора 141

С коммутатора 7 (8р-15p)

С коммутатора 6 (8р-15p)

С регистра 135 (8р-15p)

С регистра 136 (8р-15р)

С регистра 137 (8р-15р) С регистра 138 (8р-15р) С регистра 139 (8р-15р) 1149273 1 ю

N о

Гб

N о

N, + сэ 4) -л О

« х о

° s

<"1

7/ вЂ” т ф л

О1

Д,< ° с«С4

Ch + р4 .л.

-о

О С4 н в ф ° °

«3

+ л

--о

М о"

С4 г

N м ф г вЂ” о о

N с

Ch в

Ch O

О л.3

° вЂ” В

1й

N с °

+ О л О :Л «

° с71

С4 N

N ° л 1 л

1 1

Г4

СЧ о

«- е- « « « « о Ю о о ю о о с47

Ch 7 вЂ” У

° с,О

С4 О1

a «

« Дц

° О\ с л Ch

Сл4 «

Ц7

N ф ° °

«- Ch

С4 л.7

+ Ф

O C4

С4 В

N °

Ch л1

Ф о

Qv C7

N („7, ъ

Ф ° о

Ch C0

С4 С4 ф\

О1

IXI

\ «

Ch + лД, а.

-"И

В ° °

00 сЕ ф сх о

С4 Ф м +

- л

CCl e Г л оо

1 а л

«л1 о

О\ «

О О

\ °

ll ° ° ее g

О О лЛ С4

Ф о

С4

СО

° °

О\ « э4 + .-.8

t4 С4 о н

С4 ° °

N -е

"И

»о ь4 йа

-- С4

Ch + ю-1 О Я

Ф О

° лл °

Ф Ф

ОО О

Г 1 сс \ ф л о4 л «

„о+

0 Г л

О И ф

0 СО

О л лД «

-о оо

N С ф ° ф

«о

СС. С4 с-Э

«Ь

Ch и

Ос ь.Л л

° «1 «

+ е

О ° ° с,Д г с

-в лФ

С7с CO

I 149273

1149273

Таблица 16

Табли а 17

" Входные сигналы

Сигналы на выходах дешифратора

185

Информация, про ходящая на вы- 3 ход мультиплексора 182

%.од управляющих сигналов

221 222 223 224

218 219 220

О О О 1

18р вЂ” 12р

21р вЂ” 25p

1о 1 О 0

0 1 О

О О

Таблица 18

Сигналы на выходах

Сигналы

208 212 228 229 230

1 Т4 Тб

1 Т4

1 Тб Т4

О О

0 О

1 О

О 1

Тб

Т4 Тб

Т4

Тб

1 Тб

Т4

Тб Т4

Т4 Тб

1 Тб

Т4

Тб

Т4

Тб Т4

П р и м е ч а н и е. При составлении микропрограмм не допускается равенства номера рабочего регистра (221-224) и номера загружаемого регистра (205-208) 221 222 223 224 205 206 207 231

1149273

Код управляющих сигналов ход мультиплексора

С сумматора 191

ТЗ по Т5

С коммутатора 6

Т5 по ТЗ

225 226

С коммутатора 7

С шины 9

С шины 6

Со счетчика 194

Со счетчика 195