Регистр сдвига

 

РЕГИСТР СДВИГА по авт.св. № 855732, отличающийся тем, что, с целью повышения надежности за счет устранения ложного срабатывания ячеек памяти, в каждую 41 ячейку памяти введен инвертор,вход которого соединен с выходом элемен- |та ИЛИ данной ячейки памяти, а выход инвертора каждой нечетной и каждой четной ячеек памяти соединен с третьим входом элемента И последующей нечетной и четной ячеек памяти соответственно. (Л СП to о оо ;о

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 855732 (21) 3678818/24-24 (22) 27.12.83 (46) 23.04.85. Бюл. М - 15 (72) Л.П. Петренко (53) 681.32?.66(088.8) (56) 1. Авторское свидетельство СССР

N 855732, кл. С 11 С 19/00, 1979 (прототип). (54)(57) РЕГИСТР СДВИГА по авт.св.

У 855732, отличающийся

„„SU„„1 52039 А

4(5!) G 11 С 19/00 Н 03 К 27 00 тем, что, .с целью повышения надежности за счет устранения ложного срабатывания ячеек памяти, в каждую ., ячейку памяти введен инвертор,вход которого соединен с выходом элемен та ИЛИ данной ячейки памяти, а выход инвертора каждой нечетной и каждой четной ячеек памяти соединен с третьим входом элемента И последующей нечетной и четной ячеек памяти соответственно.

3 1152

Изобретение относится к вычисли тельной технике и может быть исполь10

На чертеже изображена электрическая .схема регистра сдвига.

Регистр сдвига содержит формирователь 1 тактовых сигналов, на выходе которого форМируются тактовые сигналы Т и Т с некоторой зоной перекрытия высоких уровней, ячейки памяти, в каждую из которых входит один элемент И 2-6, последовательно соединенный с элементом ИЛИ 7-t1. а также инвертор 12-16.

Регистр сдвига работает в режиме распределителя уровней, зовано при построении распределителей уровней.

По основному авт.св. Р 855732

5 известен регистр сдвига, содержащий ячейки памяти, каждая из которых выполнена на последовательно соединенных элементах ИЛИ и И, формирователь тактовых импульсов, первый и второй входы которого являются соответственно тактовой шиной и шиной сброса, при этом вторые входы элементов И четных ячеек памяти подключеиы к первому выходу формирователя тактовых импульсов, к второму выходу которого подключены вторые входы элементов И нечетных ячеек памяти, выход элемента И каждой ячейки памяти соединен с первым вхо20 дом элемента ИЛИ данной ячейки с первым входом элемента ИЛИ последующей ячейки памяти (1).

Однако при увеличении зоны перекрытия тактовых сигналов возникает ложное срабатывание последующих ячеек памяти.

Целью изобретения является повыше.ние надежности работы регистра сдвига за счет устранения ложного срабатывания ячеек памяти.

Поставленная цель достигается тем, что в каждую ячейку памяти регистра сдвига введен ннвертор, вход которого соединен с выходом элемента

ИЛИ данной ячейки памяти, а выход З5 инвертора каждой нечетной и каждой четной ячеек памяти соединен с третьим входом элемента И последующей нечетной и четной ячеек памяти соответственно. 40

039 2

В исходном состоянии на выходах всех элементов И и ИЛИ вЂ” низкий ,уровень, на выходах всех инверторов " высокий уровень напряжения, соответ ствующий логической единице.

При подаче входного сигнала на вход 17 элемента ИЛИ 7 и при наличии высокого уровня на шине Т срабатывает элемент И 2 первой ячейки памяти и на выходе 1 появляется высокий уровень, который поступает на третий вход элемента ИЛИ 7 и через него на третий вход элемента И 2.

Зтот высокий уровень удерживается на выходе Я 1 в течении действия высокого уровня на шине Т. Одновременно с этим высокий уровень поступает на вход инвертора 12 и создает низкий уровень на первом входе элемента

И 4 до момента, когда на шине Т тактовый уровень не станет низким, что не позволяет сработать элементу И 4 третей ячейки памяти при смене уровней на тактовых шинах Т и Т.

В момент действия высокого уровня на шине Т, с выхода (} 1 сигнал поступает на первый вход элемента

ИЛИ 8 второй ячейки памяти, тем самым на третьем входе элемента И 3 создается высокий уровень, а на первом входе элемента И 5 с помощью инвертора 13 — низкий уровень и тем самым четвертая ячейка памяти блокируется.

При появлении на шине Т высокого г уровня срабатывает элемент И 3 второго элемента памяти и на выходе

Q 2 появляется высокий уровень, который поступает на второй вход элемента ИЛИ 8 и тем самым удерживает вторую ячейку памяти в единичном состоянии до момента, когда на шине

Т уровень сигнала не станет низким.

Аналогичный результат можно получить, если вход инвертора в каждой ячейке памяти будет подключен к выходу элемента И данной ячейки.

Таким образом, введенные инверторы исключают ложное срабатывание последующих ячеек памяти, а требо вания к перекрытию высоких уровней сигналов снижается. В этом случае перекрытие должно быть не меньше времени срабатывания элемента И и не ограничено сверху.

Тираж 584 Подписное

ВИИИПИ Заказ 2333/41 ш ППП 1 Патент", r.Óêãoðîä, ул.Проектная, 4