Буферное запоминающее устройство

 

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее последовательно соединенные информационные регистры , причем информационные входы первого информационного регистра являются группой информационных входов запоминающего устройства, информационные выходы последнего регистра t- группой информационных, выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управляющий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные вькоды которого соединены с вторыми входами синхронизации соответствующих информационных регистров, отличающееся тем, что, с целью повышения быстродействия, в него введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управления соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемер та И и вход первого элемента НЕ являются входом записи устройства, первый вход второго элемента И и вход второго элеменi та НЕ являются входом считывания устройства, выходы первого и второго (Л элементов НЕ соединены с вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра управления являются соответственно первым , вторым, третьим, четвертым и САЭ пятым информационными входами уст00 00 &0 СП ройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационным выходом устройства, выход последнего разряда - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим входом продвижения информации устройства .

нр)80())) 1 1 3

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4(51) G 11 С 19/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABT0PCHOMV СВИДЕТЕЛЬСТВУ с

Э (21) 3638837/24-24 (22) 30.08.83 (46) 07.02.85. Бюл. Р 5 (72) Ю.Я.Берсон, Л,B.Ãîëüäðååð, B.À.Êèçóá, В.А.Лисицын и Н.П.Седов (53) 681.327.66(088.8) (56) 1. Авторское свидетельство СССР

У 881863, кл. С 11 С 19/00, 1979.

2. Авторское свидетельство СССР

У 739645, кл. С 11 С 9/02, 1977 (прототип). (54)(57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра являются группой информационных входов запоминающего устройства, информационные выходы последнего регистра †. группой информационных выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управляющий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные выходы которого соединены с вторыми входами синхронизации соответствующих информационных регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены элементы ИЛИ, элементы И и элементы НЕ, причем первый . и второй входы реверсивного сдвнгового регистра управления соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемента И и вход первого элемента НЕ являются входом за" писи устройства, первый вход второго элемента И и вход второго элемента HE являются входом считывания е

O устройства, выходы первого и второго элементов НЕ соединены с вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра управления являются соответственно первым, вторым, третьим, четвертым и паай пятым информационными входами,ст- ф ) ройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационным выходом устройства, выход последнего о разряда — вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим .входом продвижения информации устрой- ф ства.

1138835

1О

20

50

Изобретение относится к вычислительной технике и цифровой автоматике и может быть использовано для сопряжения вычислительных устройств различного быстродействия между собой и устройствами ввода-вывода, в интерфейсах вычислительных систем и логических анализаторах.

Известны буферные запоминающие устройства "с обслуживанием в порядке поступления" (FIFO). Устройства такого типа широко используются для передачи информации между двумя независимыми устройствами, например между процессором и перчферийным устройством. Устройство-передатчик и устройство-приемник обращаются к буферному запоминающему устроиству соответственно для записи (загрузки информации) и чтения (разгрузки) независимо, каждое со своей частотой обращения. Б частности, устройствоприемник и устройство-передатчик могут синхронизироваться от общего источника тактовых импульсов, но обрабатывать информацию с разным быстродействием, и поэтому обращаться к буферному запоминающему устройству, в общем случае с существенно разной частотой. При этом для исключения простоев приемника и передатчика необходимо, чтобы буферное запоминающее устройство допускало совмещение в одном цикле загрузки и разгрузки информации.

Известно стековое запоминающее устройство типа FIFO, содержащее блок последовательно соединенных ре— гистров, входы которого являются информационными входами устройства, а выходы регистров подключены через коммутатор к информационным выходам устройства, адресный дешифратор, RS — ðåãèñòð управления и элементы И, ИЛИ, НЕ, И-НЕ (1 3.

Недостатки такого устройства низкая надежность, связанная с тем, что в нем не обеспечивается мини1 мальная гарантированная длительность сигнала записи в информационный регистр, и низкое быстродействие, связанное с невозможностью одновременной загрузки и разгрузки информации .

Наиболее близким по технической сущности к изобретению является буферное запоминающее устройство, содержащее и последовательно соединенных информационных регистров с буферными элементами И-НЕ и схемой управления из элементов И-НЕ, соединенных последовательно через первый вход схем, реверсивный сдвиговый управляющий регистр, разрядные выходы которого соединены с вторыми входами управления соответствующего информационного регистра, шину считывания, соединенную с входом сдвига вправо управляющего регистра и первым входом схемы управления и-го информационного регистра, шину записи, соединенную с входом сдвига влево управляющего регистра и третьими входами схем управления всех информационных регистров (2).

Однако известное устройство обладает недостаточным быстродействием, так как в каждом цикле обращение работает либо на считывание, либо на запись. Это определяется тем, что для сдвигового управляющего регистра запрещена одновременная подача сигналов сдвига влево и вправо (сигналов записи и считывания).

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра являются группой информационных входов запоминающего устройства, информационные выходы последнего регистра — группой информационных выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управляющий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные выходы которого соединены с вторыми входами синхронизации соответствующих информационных регистров, введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управления соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого

1138835 и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемента И и вход первого элемента НЕ являются входом записи 5 устройства, первый вход второго элемента И и вход второго элемента НЕ являются входом считывания устройства, выходы первого и второго элемента НЕ соединены со вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра .управления являются соответственно первым, <5 вторым, третьим, четвертым и пятым информационными входами устройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационным выходом 20 устройства, выход последнего разряда — вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим входом 25 продвижения информации устройства.

В отличие от известного в предлагаемом устройстве разрешено совмещение режимов записи и считывания информации. Совмещение достигается тем, что совместное появление в одном такте синхронизации сигналов записи и считывания не вызывает изменения состояния регистра управления, а совмещенный с сигналом считывания сигнал продвижения информации вызывает сдвиг информации в цепочке информационных регистров, который происходит только в тех информационных регистрах, на вторые входы синхрони- 4 зации которых поданы единичные сигналы. При этом количество занятых информационных регистров не меняется, а информация с информационных входов заносится в первый освобождающийся 4 (самый левый) информационный регистр.

На фиг. 1 приведена блок-схема буферного запоминающего устройства; на фиг. 2 — временная диаграмма устройства для случая четырехразрядного регистра управления.

Устройство содержит информационный регистр 1, реверсивный сдвиговый регистр 2 управления, первый 3 и второй 4 элементы ИЛИ, первый 5

55 и второй 6 элементы И, первый 7 и второй 8 элементы НЕ, группу информационных входов 9, управляющий выход 10 устройства, первый информационный выход 11 устройства, первый информационный вход 12 устройства, управляющий вход 13 режима устройства, вход 14 записи, вход 15 считывания, группу информационных выходов 16, управляющий вход 17 продвижения информации, второй информационный выход 18, второй информационный вход 19, пятый информационный вход 20, четвертый информационный вход 21 и третий информационный вход 22 устройства.

Группа информационных входов 9 (фиг. 1) является входом цепочки и последовательно соединенных информационных регистров 1, а группа информационных выходов 16 — выходом цепочки информационных регистров 1.

Первый вход синхронизации каждого, кроме п-го, информационного регистра 1 соединен с управляющим выходом предыдущего информационного регист- . ра, а последнего в цепочке — с управляющим входом 17 продвижения информации. Эти связи служат для распространения сигнала продвижения информации по цепочке информационных регистров 1 (управляющий выход — первый вход синхронизации . Второй вход синхронизации каждого i-го информационного регистра 1 (i=1,п, где n — число информационных регистров 1 в цепочке) подсоединен к выходу i-ro разряда реверсивного сдвигового регистра 2 управления. С помощью этих связей регистр 2 управления задает на каждом информационном регистре 1 один из двух режимов: пропускания входной информации на выход или записи входной информации по отрицательному фронту сигнала на первом входе синхронизации, который усп-го информационного регистра 1 соединен с управляющим входом 17 продвижения информации. Управляющий выход первого в цепочке информа.ционного регистра 1 является управляющим выходом 10 устройства, который при наращивании емкости буферного устройства и модульном построении соединяется с управлякнцим входом 17 продвижения информации левого (по отношению к рассматриваемому) модуля.

Выходы первого и и-го разрядов регистра 2 управления являются соответственно первым 11 и вторым 18 . информационными выходами устройства

% и служат для индикации загруженности устройства. Первый и второй входы регистра 2 управления являются входами задания его режима, который определяется в соответствии с табл. 1.

Таблица 1

138835 6 и седьмой входы регистра 2 управления соединены соответственно с третьим 22, четвертым 21 и пятым 20 информационными входами yct.ройства и являются входами параллельного кода глубины буферизации, синхронизации и установки в "0".

Второй Режим вход

Первый вход

Нет операции

Сдвиг вправо

Сдвиг влево

Параллельная за20 пись.

Первый и второй входы регистра 2 управления подключены соответственно к выходам первого и второго элементов ИЛИ 3 и 4, первые входы которых соединены с управляющим входом 13 режима, что позволяет задавать регистру 2 управление записи параллельной записи кода с входа 22 (пятый вход регистра 2 управления). Цепи прохождения сигналов на вторые входы элементов ИЛИ 3 и 4 с входов 14 записи и 15 считыьания через элемен- 35 ты НЕ 7 и 8 и элементы И 5 и 6 обеспечивают исключительное поступление на первьп1 и второй входы регистра 2 управления не более одного единичного сигнала при любых сочетаниях сиг- 40 налов на входах 14 и 15.

При одновременном поступлении единичных сигналов на входы 14 и 15 и при нулевом сигнале на входе 13 на первьп и второй входы регистра 2 4 управления поступают "0", что соответствует режиму Нет операции" (см. табл. 1). Третий и четвертый входы регистра 2 управления соединены соответственно с первым 12 и вто- 0 рым 19 информационными входами устройства и служат для последовательного ввода в регистр 2 управления

"1" (справа через вход 19) или "0" (слева через вход 12), а также для 5S каскадного подключения к выходам 11 и 18 смежных модулей при наращивании емкости устройства. Третий, шестой

Буферное запоминающее устройство работает в двух основных режимах (режим буфера с программируемой глубиной буферизации; режим стека с заполнением, начиная с выходного регистра, и продвижением информации по мере считывания).

В режиме буфера устройство работает как устройство задержки входной информации на интервал времени, определяемый поступлением на управляющий вход 17 импульсов, число которых задается кодом на входе 22.

В этом режиме на вход 13 подается единичный сигнал, устанавливающий через элементы ИЛИ 3 и 4 на первом и во втором входах регистра 2 две" 1", что соответствует режиму параллельной записи в регистр 2 управления кода с входа 22 (см. табл. 1). Код с входа 22 записан в регистр 2 управления по первому импульсу синхронизации на входе 21, по следующим импульсам синхронизации происходит подтверждение записи этого кода до смены его на входе 22 или изменения сигнала на входе 13.

Код глубины буферизации на входе 22 состоит из группы нулей в младших (левых) разрядах и группы единиц в старших (правых) разрядах . Число разрядов К, занятых единицами, определяет число информационных регистров 1, запись в которые происходит по отрицательному фронту сигнала продвижения информации, подаваемого на вход 17 и проходящего от и-го до (n-К+1)-го информационного регистра по цепи распространения сигнала продвижения. Продвижение информации в этой группе информационных регистров 1 по направлению от входов 9 до выходов 16 осуществляется с конца цепочки к началу: информация из (n-1)-го информационного регистра 1 переписывается в п-й, затем из (n-2)-го .в (n-1) -й и т.д. до (n-К+1)го информационного регистра 1, в ко-. торый переписывается информация с выхода (n-К)-го информационного регистра 1. Группа из (n-К) информа1138835

Таблица2

Примечание

Вход

Выполняемая функция

Цепочкой информациойных регист- Регистром 2 ров 1 управления

15

0 О О

Продвижение информации на одну Состояние не Аналогично репозицию вправо, запись входной изменяется жиму буфера информации с входов 9 в освободившийся левый информационный регистр 1

0 О 1 Состояние не изменяется

Состояние не изменяется

0 1 О

Заполнение"0 крайнего левого занятого™ 1" разряда (сдвиг нулей вйраво) Продвижение информации на одну позицию вправо. Освобождение левого занятого информационного регистра 1

Такт 3 временной диаграммы (фиг. 2) 0 1 1 Перевод в режим пропускания левого занятого инфбрмационного регистра 1

Сдвиг нулей вправо на один разряд

Корректировка информации в последнем saнятом регистре 1 ционных регистров 1, которым соответствуют нули в регистре 2 управления, включена на пропускание информации и транслирует информацию с входов 9 до выходов (п-К)-го информа †ционного регистра.

В режиме буфера величина задержки появления информации на выходах 16 устройства относительно входнвй информации на входах 9 равна

1 = kT, где К вЂ” число разрядов регистра 2 управления, в которых записаны единицы; Т вЂ” период поступления сигналов продвижения информации на входе 17.

При функционировании устройства в режиме стека на управляющий вход 13 режима и первый информационный вход 12 подается нулевой сигнал, а на второй информационный вход 19 единичный. Порядок .следования сигналов на остальных входах и реакции на выходах иллюстрируются временной диаграммой (на фиг. 2). При этом для определенности выбрано n=4.

Работа устройства начинается с подачи сигнала установки "0" регистра 2 управления на вход 20. Этот сигнал устанавливает в нуль все раз/ ряды регистра 2 управления, ч1о задает на всех информационных регистра 1 режим пропускания. После этого цепочка информационных регистров 1

5 транслирует на выходы 16 информацию Дt, поданную на входы 9. Дальнейшая работа устройства синхроннзируется сигналами с входа 21, поступающими от общего для устройства-передатчика и устройства-приемника источника. Комбинации поступающих в каждом цикле работы на вхоцы 14, 15 и 17 сигналов записи, считывания и продвижения информации вызывают соответствующее срабатывание узлов буферного запоминающего устройства.

При этом единичные сигналы на входах 14 и 15 с помощью элементов НЕ 7 и 8 и элементов И 5 и 6 взаимно блокируются, задавая при одновременном поступлении на регистре 2 управления режим "Нет операции". Возможные ком- бинации управляющих сигналов и соответствующие им функции устройства сведены в табл. 2. При этом значения (1 или О) переключающихся сигналов приведены для такта воздействия сигнала синхронизации на входе 21 °

1138835

Продолжение табл.2

Примечание

0 0

Продвижение информации на одну позицию вправо, запись в левый незанятый информационный регистр 1 входной информации с вхоДов 9

Фиксация входной информации с входов 9 в ближайшем незанятом информационном регистре 1 г

1 0 1

1 1 0

Продвижение информации на одну позицию вправо, запись очередной входной информации с входов 9 в освободившийся левый регистр 1

1 1 1

Состояние не изменяется

Временная диаграмма (фиг. 2) иллюстрирует переключение выходов регистра 2. управления при загрузке буферного запоминающего устройства.

По мере загрузки регистр 2 управления заполняется единицами, начиная

I с n-ro разряда. При считывании информации единицы в регистре 2 управления сдвигаются по направлению к п-му разряду, а со стороны первого разряда вдвигаются нули. Полная загрузка устройства получается при достижении разности количеств единичных сигналов на входах 14 и 15 величины п (в данном случае 4).

Таким образом, предлагаемое устройство обладает большим быстродействием по сравнению с известным, так как считывание и запись информации в нем могут выполняться за один цикл вместо двух циклов.

Кроме того, предлагаемое буферное запоминающее устройство может работать в режиме буфера с программируемой глубиной буферизации; позволяет корректировать последнюю записанную информацию; индицирует состояние занятости, а также позволяет наращивать емкость устройства без изменения структуры простым его каскадиро,ванием.

Т а б л и ц а 3

ЧСостояние

Состояние не изменяется

Для указания устройству-передатчику и устройству-приемнику текущей

30 информации о занятости буферного запоминающего устройства на первый и второй информационные выходы 11 и 18 выведено двухразрядное слово состояния устройства.

В табл. 3 приведена расшифровка двоичных кодов слова состояния.

0 0 Устройство не загружено

0 1 Устройство загружено, но не полностью

1 0 Запрещенная комбинация при правильном функционировании устройства

1 1 Устройство полностью загружено

Заполнение" 1"Входная инфорочередного мация дублирулевого разря-ется в двух да (сдвиг; соседних левых единиц влево)регистрах 1

Сдвиг единиц Такты 1,4,5,6 влево и 7 временной диаграммы(фиг.2) Состояние не Такт 2 временизменяется ной диаграммьг (фиг. 2) 1138835

1138835 иг

Составитель Л.Гольдреер

Редактор А.Мотыль Техред С.Мигунова Корректор И.Эрдеии

Заказ 10695/39 Тираж 584 Подписное

ВНИКАЛИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д.4/5

Филиал ППП "Патент", г,Ужгород, ул.Проектная, 4