Микропроцессор

 

I . МИКРОПРОЦЕССОР, содержащий операционный блок, первый блок модис кации адреса, первый регистр шкрокоманд и первый блок памяти микрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памя1ти микрокоманд , выход которого соединен с информационным входом первого реги-. стра микрокоманд, вход сброса которого соеданен с входом начальной установки первого блока модификации адреса и с входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора , информационный вход мкpoпpoцeccopa подключен к информационному входу операционного блока , адресный и информационный выходы которого являются соответственно адресным и информационным выходами микропроцессора, о т л ичающий ся тем, что, с целью повьшения производительности, он содержит второй блок модификации адреса, второй блок памяти микрокоманд , второй регистр микрокоматщ, блок проверки условий, первый и второй мультиплексоры, блок формирования вреиенных интервалов, содержащий три 1К-триггера и Элемент ИЛИ, блок коррекции фазы, содержащий два IK-триггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора , восемь элементов И, два элемента ИЛИ-НЕ и три элемента ИЛИ, причем выход поля адреса первого (О регистра микрокоманд соединен с первыми информационными входами с jnepBoro и второго блоков модификации адреса, вторые информационные входы которых-соединены с выходом поля адреса второго регистра микрокоманд , выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и вторым информационными входами первого мультиплексора, первая, вторая и третья группы выходов коЮ торого подключены соответственно к группе управляюпщх выходов микроПроцессора , к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена с группой адресных входов второго блока памяти микрокоманд, выход которо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (! 9) (I )) 4(5I) G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЫТВУ (2 ) 368 7753/24-24 (22) 05..01.84 (46) 30.06.85. Бюл. II 24

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

fO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (72) !0,Я. Пушкарев и Д. В, Полонский. . (53) 68! .325(088.8) Ф (56) !. Авторское свидетельство СССР (" !04523l, кл. G 06 Р 15/00, .!982.

2. Прангишвилли Н .В. Микропроцессоры и микро-ЭВМ. М., "Энергия", 1979, с. 9! (прототип). ($4) (57) . МИКРОПРОЦЕССОР, содержащий операционный блок, первый блок модификации адреса, первый регистр мнкрокоманд и первый блок памяти макрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памяти микрокоманд, выход которого соединен с информационным входом первого реги-. стра микрокоманд, вход сброса которого соединен с входом начальной установки первого блока модификации адреса и с входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора, информационный вход м кропроцессора подключен к информационному входу операционного блока, адресный и информационный выходы которого являютея соответст-венно адресным и информационным выходами микропроцессора, о т л ич а ющи и с я тем, что, с целью повышения производительности,. он содержит второй блок модификации адреса, второй блок памяти микрокоманд, второй регистр микрокоманд, блок проверки условий, первый и второй мультипЛексоры, блок форжрования временных интервалов, содержащий три IK-триггера и элемент

ИЛИ, блок коррекции фазы, содержащий два IK-триггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора, восемь элементов И, два элемента ИЛИ-НЕ и три элемента ИЛИ, причем выход поля адреса первого регистра микрокоманд соединен с первыми информационными входами первого и второго блоков модификации адреса, вторые информационные входы которых-соединены с выходом поля адреса второго регистра макрокоманд, выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и вторым информационнымн входаьж первого мультиплексора, первая, вторая и третья группы выходов которого подключены соответственно к группе управляющих выходов микропроцессора, к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена с группой адресных входов второго блока памяти микрокоманд, выход которо1164721

Fo соединен с информационным входом второго регистра микрокоманд, вход сброса которого соединен с входом начальной установки второго блока формирования адреса, с входом начальной установки микропроцессора и с входами сброса первого и второго IK-триггеров блока коррекции фазы, входы синхронизации которых соединены с первыми входами первого и ,второго элементов И блока коррекции фазы, с входами синхронизации первого, второго и третьего IK-триггеров блока формирования временных интервалов и с входом синхронизации MHKропроцессора, I- и К-входы первого и второго триггеров блока коррекции .фазы подключены соответственно к шине единичного потенциала и к выходу первого элемента И блока управления формированием следующего адреса, единичный и нулевой выходы первого IK-триггера блока коррекции фазы подключены соответственно к первым входам первого и второго сумматоров по модулю два блока коррекции фазы, вторые входы которых соединены с единичным выходом второго

IK-триггера блока коррекции фазы, выход первого сумматора по модулю два блока коррекции фазы соединен с вторым входом первого элемента

И блока коррекции фазы, выход которого соединен с входаьи синхронизации второго регистра микрокоманд и второго блока модификации адреса, . выход второго сумматора по модулю два блока коррекции фазы соединен с управляющимн входами первого и второго мультиплексоров и с вторым входом второго элемента И блока коррекции фазы, выход которого соединен с входам синхронизации первого регистра микрокоманд и первого блока модификации адреса, первыи, второй и третий управляющие входы которого соединены соответственно с выходами первого элемента ИЛИ блока управления формированием следующего адреса, второго элемента И блока управления форжрованием следующего адреса и первого элемента

ИЛИ-НЕ блока управления формированием следующего адреса, первый, второй и третий управляющие входы второго блока модификации адреса соединены соответственно с вйходами второго, третьего элементов ИЛИ блока управления формированием следующего адреса и второго элемента ИЛИ-НЕ блока управления форьмрованием следующего адреса, первый информационный вход первой группы второго мультиплексора соединен с первым выходом признака перехода первого регистра микрокоманд, с инверсным входом третьего элемента И блока управления формированием следующего адреса, с первым входом четвертого элемента И блока управления формированием следующего адреса и с первым инверсным входом пятого элемента И блока управления формированием следующего ад— реса, выход которого соединен с первыми входами первого элемента ИЛИ блока управления формированием следующего адреса и первого элемента

ИЛИ-НЕ блока управления формированием следующего адреса, второй вход которого соединен с вторым входом первого элемента ИЛИ блока управления формированием следующего ацреса, с первым входом третьего элемента ИЛИ блока управления формированием следующего адреса и с первым выходом первого дешифратора блока управления формированием следующего адреса, вход которого соединен с вторым входом признака перехода первого регистра микрокоманд и с вторым информационным входсм первой группы второго мультиплекссра, первый информационный вход второй группы которого соединен с первым выходом признака перехода второго регистра микрокоманд, с первым входом шестого элемента И блока управления форьированием следующего адреса и с инверсным входом второго элемента И блока управления формированием следующего адреса, первый вход которого соединен с прямым входом третье—

ro элемента И блока управления формированием следующего адреса, с вы ходом седьмого элемента И блока управления формированием следующего адреса и с I-входом первого IK-триггера блока формирования временных интервалов, второй информационный вход второй группы второго мультиплексора соединен с вторым выходом признака перехода второго регистра микрокоманд и с входом второго дешифратора блока управления формированием ( следующего адреса, первый выход которого соединен с первыми входами

1164721 второго элемента ИЛИ блока управления формированием следующего адреса и второго элемента ИЛИ вЂ” НЕ блока упранления формированием следующего адреса, второй вход которого соединен с вторым выходом второго дешифратора блока управления формированием следующего адреса„ с вторым входом второго элемента ИЛИ, блока управления форформированием следующего адреса и с третьим входом первого элемента ИЛИ блока управления формированием следующего адреса, четвертый вход которого соединен с третьим входом первого элемента ИЛИ-НЕ блока управления формированием следующего адреса, с выходом четвертого элемента И блока управления формированием следующего адреса и с вторым входом третьего элемента ИЛИ блока управления форжрованием следующего адреса, третий вход которого соединен с третьим входом второго элемента ИЛИ блока управления формированием следующего адреса, с выходом шестого элемента

И блока управления формированием следующего адреса, с третьим входом второго элемента ИЛИ-НЕ блока упранления формированием следующего адреса и с прямым входом восьмого элемента И блока управления формированием следующего адреса, выход которого соединен с пятым входом первого элемента ИЛИ блока управления формированием следующего адреса, шестой вход которого соединен с четвертым входом первого элемента ИЛИНЕ блока управления формированием следующего адреса и с вторым выходом первого дешифратора блока управления формированием слецующего адреса, выход первого IK-триггера блока формирования временных интервалов соединен с I†- входом второго IK-триггера блока формирования временных интерналон, с первым входом элемента ИЛИ блока формирования временных интервалов, со стробирующим входом третьего дешифратора блока управления формированием следующего адреса с

1 вторыми входами четвертого и шестого элементов И блока управления формированием следующего адреса и с пря.мым входом пятого элемента И блока управления формированием следующего адреса, второй инверсный вход которого соединен с инверсным входом восьмого элемента И блока управления форжрованием следующего адреса, с К вЂ” входами первого и второго

П<-триггеров блока формирования временных интервалов и с выходом второго IK — триггера блока формирования . временных интервалов, I-вход третьего IK-триггера блока формйрования временных интервалов соединен с первым выходом третьего дешифратора блока управления формированием следующего адреса, второй выход которого соединен с первыж входами первого и седьмого элементов И бло- ка управления формированием следующего адреса, вторые входы которых соединены соответственно с первым выходом второго мультиплексора и выходом блока проверки условий, второй выход нторого мультиплексора соединен с входом третьего цешифратора блока управления формированием следующего адреса, выход третьего элемента И блока управления формированием следующего адреса соединен с четвертым входом третьего элемента ИЛИ блока управления формированием следующего ад" реса, К-вход и выход третьего IK, триггера. блока форжрования временных интервалов соединены с вторым входом элемента ИЛИ блока фор. мирования временных интервалов, выход которого соединен с входом останова операционного блока.

2. Микропроцессор по п. 1, о тл и ч а ю шийся тем, что каждый из блоков модификации адреса содержит регистр, сумматор и три мультиплексора, причем группа выходов перзого мультиплексора соединена с первой группой входов сумматора и является группой выходов блока, первый информационный вход первого мультиплексора соединен с выходом регистра, информационный вход которого соединен с выхоцом второго мультиплексора, первый информационный вход которого соединен с выходом сумматора, вторые информационные входы первого и второго мультиплексоров соединены с выходом третьего мультиплексора, первый и второй информационные входы которого являются соответственно пер- . вым и вторым информационными входаж блока, вход синхронизации регистра и вход сброса регистра являются соответственно входом синхронизации

116472I блока и входом начальной установки блока, управляющие входы первого, нторого и третьего мультиппексоров являются соответственно первым, вторым и третьим управляющими входами блока, вход мпадшего разряда нторой группы входов сумматора подключен к шине единичного потенциала, остапьные входы второй группы сумматора подключены к шине нулевого потенциала.

3. Микропроцессор по пп. 1 и 2, отличающийся тем, что!

Изобретение относится к вычислительной технике и может быть ис польэовано для обработки данных в системах управления.

Известен ьякропроцессор, содержа- 5 щий центральный блок обработки данных, блок микропрограммного управления, блок памяти и конвейерный регнстp jl) .

Недостатком этого мнкропроцес- 10 сора конвейерного типа является низкая производительность, обусловпенная неоптимапьным циклом мнкроко манды, а также непроизводительной затратой времени при выполнении каж- 15 дого условного перехода.

Наиболее близким к предлагаемому является микропроцессор, содержащий операционный блок, блок модификации адреса, регистр микрокоманд и щ блок памяти микрокоманд, причем группа выходов блока модификации адреса соединена с группой адресных входов. блока памяти микрокоманд, выход которого соединен с информационным входом регистра макрокоманд, вход сброса которого соединен с входом начальной установки блока модификации адреса и с входам начальной установки макропроцессора, вход .синхронизации операционного блока соединен с нходом синхронизации жкропроцессора, информационный вход микропроцессора подключен к информационному входу операционного блока, адресный и информационный выходы которого являются соответственно ад- блок проверки условий содержит мультиплексор по модулю цва, причем группа информационных входов мультиппексора янляется группой информационных входов блока, выход мультиплексора соединен с первым входом сумматора по модулю два, выход которого является выходом блока, управляющие входы мультиплексора и второй нход сумма— тора по модулю два являются управляющими входами. группы блока.

2 ресным и информационным выходами мюкропроцессора (2) .

Недостатком данного ьжкропроцессора также является низкая производительность,,обусповленная следующими факторами.

Цикл микрокоманды н данном микропроцессоре выбирается из расчета максимапьной длительности цикла работы либо операционного блока, либо управляющей части (генератор последовательности адресов, блок памяти микрокоманд); глав Теп >Т,1,Д а .7 где с — длительность цикла микрокоманды;

Т „ — цикл работы операционного блока;

Т,„- цикл работы управляющей части микрокоманды.

При построении микропроцессора на элементнои базе одной и той же .технологии перечисленные компоненты имеют соизмеримые .значения быстродействия и Т „ >Т „. В результате этого цикл микрокоманды оказывается длиннее оптимального значения, равного Т .

Кроме того, при конвейерном принципе выполнения микрокоманд выборка мнкрокомаццы опережает на цикл,ее выполнения, в результате чего при выполнении условных переходов следующая после условного перехода микрокоманда выбирается рань

I 164721 ше, чем формируется логическое ус.ловие, определяющее направление перехода. Поэтому при каждом условном переходе в микропрограмме предусматривается холостая микрокоманда, выполняющая функцию задержки на один цикл, Таким образом, выполнение каждой микрокоманды условного перехода осуществляется эа два цикла макрокоманды.

Целью изобретения является повышение производительности микропроцессора.

Поставленная цель достигается тем, что в микропроцессор, содержащий операционный блок, первый блок модификации адреса, первый регистр

1жкрокоманд .и первый блок памяти

1икрокоманд, причем группа выходов первого блока модификации адреса соединена с группой адресных входов первого блока памяти микрокоманд, выход которого соединен с информационным входом первого регистра микрокоманд, вход сброса которого соединен с входом начальной установки первого блока модификации адреса и с.входом начальной установки микропроцессора, вход синхронизации операционного блока соединен с входом синхронизации микропроцессора, информационный вход микропроцессора подключен к информаци- онному входу операционного блока, адресный и информационный выходы которого являются соответственно адресным и информационным выходам микропроцессора, введены второй блок модификации адреса, второй блок памяти микрокоманд, второй регистр микрокоманд, блок проверки условий, первый и второй мультиплексоры, блок формирования временных интервалов, содержащий три

IK-.òðèããåðà и элемент ИЛИ, блок коррекции фазы, содержащий два IKтриггера, два сумматора по модулю два и два элемента И, блок управления формированием следующего адреса, содержащий три дешифратора, .восемь элементов И, два элемента

ИЛИ-НЕ и три элемента ИЛИ, причем выход паля адреса первого регистра микрокоманд соединен с первыьи информационными входами первого и второго блоков модификации адреса, вторые информационные входы которых соединены с выходом поля адреса второго регистра микрокоманд, выходы поля операции первого и второго регистров микрокоманд соединены соответственно с первым и

5 вторым информационными входами первого мультиплексора, первая, вторая и третья группы выходов которого подключены оответственно к группе управляющих выходов wz10 ропроцессора, к группе входов кода операции операционного блока и к группе управляющих входов блока проверки условий, группа информационных входов которого соединена с

15 группой выходов признаков операционного блока, группа выходов второго блока модификации адреса соединена группой адресных входов второго блока памяти микрокоманд

t выход которого соединен с информационным входом второго регистра микрокоманд, вход сброса которого:. соединен с входом начальной установки второго блока формирования ад25 реса, с входом начальной устанрвки микропроцессора и с входами сброса первого и второго IK-триггеров бло. ка коррекции фазы, входы синхронизации которых соединены с первыми

30 входами первого и второго элементов И блока коррекции фазы, с входа,к синхронизации первого, второго и третьего IK-триггеров блока формирования временных интервалов и с

35 входом синхронизации микропроцессора, Е- и К-входы первого и второго IK-триггеров блока коррекции фазы подключены соответственно к шине единичного потенциала и к выходу

40 первого элемента И блока управления формированием следующего адреса, единичный и нулевой выходы ïåðвого IK-триггера блока коррекции фазы подключены соответственно к пер45 вым входам первого и второго сумматоров по модулю два блока коррекции фазы, вторые входы которых соединены с единичным выходом второго IK-триггера блока коррекции

50 фазы, выход первого сумматора по мо. дулю два блока коррекции фазы соединен с вторым входом первого элемента И блока коррекции фазы, выход которого соединен с входами синх55 ронизации второго регистра ьякрокоманд и второго блока модификации, адреса, выход второго сумматора пс модулю два блока коррекции фазы

1164721 соединен с управляющими входами пер ного и второго мультиплексоров и с вторым входом второго элемента И блока коррекции фазы, выход которого соединен с входами синхро- 5 ниэации первого регистра микрокоманд и первого блока модификации адреса, перный, второй и третий управляющие входы которого соединены соответственно с выходами первого элемента ИЛИ блока, управления формированием следующего адреса, второго элемента И блока управления формированием следующего адреса и первого элемента ИЛИ-НЕ блока управления формированием следующего адреса, первый, второй и третий управляющие входы второго блока модификации ад" реса соединены соответственно с вы,1 ходами второго, третьего элементов

ИЛИ блока управления формированием, следующего адреса и второго элемента ИЛИ-НЕ блока управления формированием следующего адреса, первый информационный вход первой группы

25 второго мультиплексора соединен с первым выходом признака перехода первого регистра микрокоманд, .с инверсным входом третьего элемента

И блока управления формированием сле-30 дующего адреса,- с первым входом четвертого элемента И блока управления формированием следующего адреса и с первым инверсным входом пятого элемента И блока управления формиро- 35 ванием следующего адреса, выход которого соединен с первыми входами первого элемента ИЛИ блока управления формированием следующего адреса . и первого элемента ИЛИ-НЕ блоха уп- 4р ранления форжрованием следующего адреса, второй вход которого соединен с вторым входом первого элемента ИЛИ блока управления формированием следующего адреса, с первым вхо-45 дом третьего элемента ИЛИ блока управления формированием следующего адреса и с первым выходом первого дешифратора блока управления формированием следующего--адреса, вход кото- 50 рого соединен с нторым входом признака перехода первого регистра микрокоманд и с вторым информационным входом первой группы второго мультиплексора, перный информационный вход второй группы которого соединен с первым выходом пркннака перехода второго регистра жкрокоманд, с первым входом шестого элемента И блока управления формированием следующего адреса и с инверсным входом второго элемента И блока управления формированием следующего адреса, первый вход которого соединен с прямым входом третьего элемента И блока управления формированием следующего адреса, с выходом седьмого элемента

И блока управления форьжрованием следующего адреса и с I-входом первого

IK-триггера блока формирования временных интервалов, второй информационный вход второй группы второго мультиплексора соединен с вторым выходом признака перехода второго регистра микрокоманд и с входом второго дешифратора блока управления формированием следующего адреса, первый выход которого соединен с первыьж входами второго элемента ИЛИ блока управления формированием следующего адреса и второго элемента

ИЛИ вЂ  блока управления формированием следующего адреса, второй вход которого соединен с вгорым выходом второго дешифратора блока. управления формированием следующего адреса, с вторым входом второго элемента

ИЛИ блока управления формированием следующего адреса и с третьим входом первого элемента ИЛИ блока управления формированием следующего адрет са, четвертый вход которого соединен с третьим входом первсго элемента

ИЛИ-НЕ блока управления формированием следующего адреса, с выходом четвертого элемента И блока управления формированием следующего адреса и с вторым входом третьего элемента ИЛИ блока управления формированием следующего адреса, третий вход которого соединен с третьим входом второго элемента ИЛИ блока управления формированием следующего адреса, с выходом шестого элемента И . блока управления формиронанием следующего адреса, с третьим входом второго элемента ИЛИ-НЕ блока управления формированием следующего адреса и с прямым входом восьмого элемента И блока управления формированием следующего адреса, выход кото- рого. соединен с пятым входом первого элемента ИЛИ блока управления формированием следующего адреса, шестой вход которого соединен с четэ вертым входом первого элемента ИЛИ1164721

НЕ блока управления формированием

1 следующего адреса и с вторым выходом первого дешифратора блока управления формированием следующего адреса, выход первого IK-триггера блока формирования временных интервалов соединен с I-входом второго

ХК-триггера блока форжрования временных интервалов, с первым входом элемента ИЛИ блока формирования временных интервалов, со стробирующим входом третьего дешифратора блока управления формированием сле-. дующего адреса, с вторыми входами четвертого и шестого элементов И блока управления формированием следующего адреса и с прямым входом пятого элемента И блока управления формированием следующего адреса, второй инверсный вход которого соединен с инверсным входом восьмого элемента И блока управления формированием следующего адреса, с k -вхо- . дами первого и второго IK-триггеров блока формирования временных ин- тервалов и с выходом второго IKтриггера блока формирования временных интервалов, I-вход третьего

IK-триггера блока формирования временных интервалов соединен с первым 30 выходом третьего дешифратора блока управления .формированием следующего адреса, второй выход которого соединен с первыми входами первого и седьмого элементов И блока управления формированием следующего адреса, вторые входы которых соединены соответственно с первым выходом второго мультиплексора и выходом блока проверки условий, второй выход второго мультиплексора соединен с входом третьего дешифратора блока управления формированием следующего адреса, выход третьего элемента И блока управления форвырованием следующего адреса соединен е четвертым входом третьего элемента ИЛИ блока управления формированием следуюш го адреса, К-вход и выход третьего К-триггера бло- у ка формирования временных интервалов соединены с вторым входом элемента ИЛИ блока формирования вре менных интервалов, выход которого соединен с входом останова-опера- у ционного блока.

Кроме того, каждый из блоков модификации адреса содержит регистр, сумматор и три мультиплексора, причем группа выходов первого мультиплексора соединена с первой группой входов сумматора и является группой выходов блока, первый информационный вход первого мультиплексора соединен с выходом регистра, информационный вход которого соединен с выходом второго муль-, типлексора, первый информационный вход которого соединен с выходом сумматора, .вторые информационные входы первого и второго мультиплексоров соединены с выходом третьего мультиплексора, первый и второй информационные входы которого являются соответственно первым и вторы информационными входами блока, вход синхронизации регистра и вход сброса регистра являются соответственно входом синхронизации блока и входом начальной установки блока, управляющие входы первого, второго и третьего мультиплексоров являются соответственно первым, вторым и третьим управляющими входами блока, вход младшего разряда второй группы входов сумматора подключен к шине едиI ничного потенциала, остальные входы второй группы сумматора подключены ъ к шине нулевого потенциала.

При этом блок проверки условий содержит мультиппексор и сумматор по модулю два, причем группа информационных входов мультиплексора является группой информационных входов блока, выход мультиплексора соединен с первым входом сумматора по модулю два, выход которого является выходом блока, управляющие входы мультиплексора и второй вход сумматора по модулю два являются управляюпрюt ми входаьм группы блока.

На фиг. изображена схема предлагаемого микропроцессора; на фиг.2схема операционного блока, на фиг.Зсхема блока модификации адреса, на

4иг. 4 — схема блока коррекции1 на фиг. 5 — схема блока проверки условий; на фиг. 6 — схема блока формирования временных интервалов, на фиг. 7 — схема мультиплексора; на фиг. 8 — схема блока управления форькрованием следующего адреса, на фиг. 9 — блок-схема алгоритма функционирования жкропроцессора; на фиг. 10-14 — временные диаграммы! !64721

25

35

40 работы микропроцессора на фиг. 15графики зависимостей времени выполнения микрепрограмм в предлагаемом и известном устройствах, Микропроцессор содержит операционный блок 1, блоки 2 и 3 модификации адресов, блоки 4 и 5 памяти микрокоманд, регистры 6 и 7 микрокоманд, блок 8 коррекции фазы, блок

9 проверки условий, блок 10 формирования временных интервалов блок I I управления формированием следующего адреса, мультиплексоры

12 и 13, адресный выход 14, информационный выход 15, управляющий выход 16, информационный вход

17, вход 18 синхронизации и вход

19 начальной установки.

Операционный блок I (фиг. 2) содержит адресный 20 и информационный 21 регистры, группу регистров 22 общего назначения, дешифратор 23 . приемника результата, мультиплексор 24 операндов, сумматор 25, группы операционных элементов 26 И, 27 ИЛИ, 28 НЕ, сдвигатепь 29, группы коммутирующих элементов

30-35 И, дешифратор 36 операций, группу элементов 37 ИЛИ, элементы

38и 39 И.

Каждый из блоков 2,и 3 модифика-, ции адреса (фиг, 3) содержит регистр 40, счетчик 41 первый 42, второй 43 и третий 44 мультиплексоры.

Блок 8 коррекции фазы (фиг, 4) содержит первый 45 и второй 46 IKтриггеры, первь1й 47 и второй 48 сумматоры по модулю два и при- емный 49 и второй 50 элементы И.

Блок 9 проверки условий (фиг.5) содержит мультиплексор 5! и сумматор 52 по модулю два.

Блок 10 формирования временных интервапов (фиг. 6) содержит три

53, 54 и 55 IK- òðèããåðà и элемент

56 ИЛИ.

Мультиплексор 12 и 13 (фиг. 7) содержат первый 57 и второй 58 блоки элементов И и блок 59 элементов ИЛИ.

Блок !1 управления формированием следующего адреса (фиг. 8) содержит третий 60, второй 61 и первый 62 дешифраторы, первый 63, четвертый 64, седьмой.65,шестой 66, пятый 67, третий 68, восьмой 69 и второй 70 элементы И, второй 71

55 и третий 72 элементы ИЛИ, второй элемент ИЛИ-HE 73, первый элемент

ИЛИ 74 и первый элемент ИЛИ-HE 75.

Символами Mi (i=1,2,...,n) обозначены микрокоманды (фиг. 9).

На временных диаграммах работы устройства (фиг. 10-.14) представлены импульсы 76 на входе 18 синхронизации микропроцессора, импульсы

77 на выходе элемента И 50, импульсы 78 на выходе элемента И 49, сигнал 79 адреса на выходе блока

2 модификации адреса, сигнал 80 адреса на выходе блока 3 модификации адреса, сигнап 81 кода микрокоманды на выходе регистра 6 микрокоманд, сигнал 82 кода микрокоманды на входах регистра 7 микрокоманд, сигнал 83 кода микрокоманды на выходах мультиплексоров !2 и !3, сигнал 84 на выходе сумматора 48 по модулю два, сигнал 85 на входе !9 начальной установки микропроцессора, сигнал 86 на выходе элемента

И .65, сигнал 87 на выходе IK-rphrrepa 53, сигнал 88 на выходе IKтриггера 55, сигнал 89 на первом выходе дешифратора 60, сигнап 90 на выходе элемента ИЛИ 56, сигнал 91 на выходе элемента И 63, 7 — цикл микрокоманды.

Рассмотрим работу устройства на примере выполнения им микропрограммы (фиг. 9)

Нечетные микрокоманды (М,М>, М,...) содержатся в блоке 4 памяти микрокоманд и составляют нечетную последовательность микрокоманд, а четные (I I>, М 4, Мб,... ) в блоке 5 памяти микрокоманд и составляют четную последовательность микрокоманд.

В процессе работы микропроцессора возможны следующие особенности выполнения микропрограммы: выполнение линейного участка мик-! ропрограммы (в этом случае производится поочередное выполнение микрокоманд из нечетной и четной последовательностей без нарушения естественного порядка следования адресов — адрес каждой следующей ьккрокоманды на единицу больше адреса предыдущейj, выполнение ус) ловного перехода без нарушения естественного порядка следования адресов, выполнение условного перехода между разноименными последова12

1164721

Таблица

Выходы

Входы

Х Х 0 1

0 0 Q Ю

1 0 1 0

0 1 0 1

1 Q Q

Ти п пер е хода

Код перехода

55 00

0 тельностями микрокоманд с нарушением естественного порядка следования адресов," выполнение условного перехода между мнкрокомандами в одноименной последовательности с нарушением естественного порядка следования адресов, выполнение безусловного перехода между разноименными последовательностями мйк-. рокоманд, выполнение безусловного перехода между микрокомандами в одноименной последовательности. Алгоритм микропрограммы предполагает выполнение микропрограммы с учетом перечисленных особенностей.

Рассмотрим работу устройства в соответствии с временной диаграммой (фиг. 10).

Для приведения микропроцессора в исходное состояние подается.сигнап 85, в результате чего регистры б и 7 микрокоманд, регистры

40 в блоках 2 и 3 модификации адреса, триггеры 45 и 46 устанавливаются в ноль.

После снятия сигнала 85 блок

8 коррекции фаэ начинает вырабатывать на входах две серии импульсов 77 и 78; сдвинутых относительно друг друга на полупериод. Блок

8 коррекции фаэ как и блок 10 формирования временных интервалов построен на базе IK-триггеров.

Таблица истинности IK-триггера показ ана в табл . 1 (символом Х обозначено соответственно безразличное или неопределенное состояние сигнапа).

Сброса Синхр они э а- -К Q Q ции

В соответствии с табл, 1 триггер 45 постоянно находится в счетном режиме, распределяя входную серию импульсов 76 на две 77 и 78, 5 Все действия в микропроцессоре осуществляются по задним фронтам импульсов 76, 77 и 78 °

По нулевым адресам А1 и А2 (см. поэ. 79 и 80) соответственно из блоков 4 и 5 памяти жкрокоманд выбираются микрокоманды М1 и М2 и поступают на информационные входы регистров 6 и 7 микрокоманд соответственно. По импульсу 77 микроI

15 команда М! заносится в регистр 6 мик рокоманд (см. поэ. 81) . Одновременно в регистр 40 блока 2 модификации адреса заносится адрес микрокоманды

М3, сформированный на выходе счет20 чика 41 °

Микрокоманда состоит из адресной и операционной частей и поля перехода.

Адресные части микрокоманд не25 четной и четной последовательностей присутствуют всегда на первых выходах соответственно регистров 6 и 7 микрокоманд. В адресной части яикрокоманды задается адрес микрокоманЗр ды, в которую выполняется условный или безусловный переход. Операционь е части микрокоманд нечетной и четной последовательностей поступают с вторых выходов регистров 6 и 7

35 микрокоманд на первый и второй вхо» ды мультиплексора 12 соответственно.

Поля переходов нечетной и четной последовательностей макрокоманд поступают с третьих выходов регистров

6 и 7 микрокоманд соответственно на первый и второй входы мультиплексора 13 и на входы элементов И 64, 67, 66, 68 и 70 и дешифраторов 61 и 62.

Пале перехода содержит двухразрядный код перехода и бит направления перехода. Определение типа перехода в соответствии с кодом перехода показано в табл. 2.

Таблица 2

Переход на линейном участке микропрограммы беэ нарушения естественного порядка следования адресов.

13

116472) Продолжение табл.2

Код перехода

Тип перехода, Ol

Адрес жкр окоманды

Иикрокоманда нечетной поПоле перехода

Поле перехода

Микрокоманда четной

Код перехода

Бит наБит, наКод перехода пр авления пеправления пер ехода последовательсл едовательности рехода ности

ОООО

М2

ОО

Ml

МЗ

М4

0001

М6

0010

00

001) М8

00

MIO

0100.Х

010!

Ml 1

И)2

00

0l)0

Ml4

00

MI3

Мlб

О

M)5

MI8

1000

М17

00

M)9

1001

И20

О) М22

О! 010

S

Безусловный переход между разноименными последовательностями микрокоманд

Безусловный переход между микрокомандами в одноименной 10 последовательности микрокоманд

Условный переход

При нулевом значении сигнала 84 мультиплексоры 12 и 13 коммутируют на свои выходы соответствующие части микрокоманды Мl (cN. now. 83). у>

Операционная часть микрокоманды состоит из бита управления, операционного поля и поля проверки условий.

Бит управления поступает с перво- у

ro выхода мультиппексора .12 на выход !6 жкропроцессора и предназначен для управления режимом чтения/заЗначение бита направления перехода, равное нулю, указывает на переход в микрокоманду разноименной последовательности.

Значение бита напранления перехода, равное единице, указывает на пер еход в ми кр оком анду од ноименной последовательности.

Значения полей перехода для каждой микрокомаиды рассматриваемого алгоритма приведены в табл. 3.

Таблиц а 3 писи внешнего запоминающего устройства.. Значение бита управления, равное единице, соответствует режиму чтения из внешнего запоминающего устройства. Если.же бит управления равен нулю выполняется режим записи во внешнее запоьянающее устройство.

Операционное поле поступает с второго выхода мультиплексора 12 на вход кода операции операционного блока 1.

16

1164721

Продложение табл.ч

Код операции

Выполняемая операция

001

0 l0

0ll

100

101

Код операциии

Выполняемая операция

Операционное поле состоит из по° ля приемника результата, поля операндов, поля констант, бита входного признака и поля операций.

Поле приемника результата посту- 5 пает на управляющий вход дешифра-. тора 23. В этом поле указывается номер регистра (адресного 20, информационного 21 или одного из группы регистров 22 общего назначения ),в кото-10 рый записывается результат выполняемой арифметико-логической операции.

Поле операндов поступает на управ ляющий вход мультиплексора 2 4. В этом поле указывается номер ис- 15 точника второго операнда для выполнения арифметико-логической опера-.. ции.. По этому номеру мультиплексор 24 передает на свой выход или информационный код с входа 18 мик- 20 ропроцессора, или содержимое одного из группы регистров 22 общего назначения, или содержимое поля кон- . стант. Поле констант поступает на второй вход мультиплексора 24. 25

Бит входного признака поступает одновременно на вход переноса сумма" тора 25 и на вход сдвига сдвигателя 29. Битом входного признака за-; дается входной перенос или входной 50 сдвиг при выполнении операций сложения или сдвига.

Поле операций поступает на управляющий вход дешифратора 36 . В этом поле задается код арифметико. логической операции. По этому коду дешифратор 36 отрывает .одну из групп элементов 30-35 И, вследствие чего результат соответствующей orieрации с выхода сумматора 25, или с выходов групп элементов 26 И, 27 ИЛИ

28 НЕ, или с выходов сдвигателя

29 и мультиплексора 24 поступает на информационные входы адресного 20, информационного 21 регистров игруппы . регистров 22 общего назначения.

Набор выполняемых операций в соответствии с кодом, задаваемым в по» ле операций, представлен в табл. 4, Таблица,4

Сложение содержимого информационного регистра 2! 5 (первого операнда) с вторым операндом, поступающим с выхода мультиплексора 24.

Конъюнкция первого и второго операндов.

Дизъюнкция, первого и второго операндов.

Инверсия первого операнда.

Сдвиг вправо на один разряд первого операнда.

Прямая пересылка второго опер.аида.

Если результат операции равен нулю, на выходе элемента 39 И вырабатывается единичный сигнал. Сигнал с выхода элемента 39.И, также как и сигналы с выхода ст арше го р аэр яда группы элементов 37 ИЛИ (знак результата). и .с выходов переноса сумматора 25, сдвига-,сдвигателя 29 поступают на вход признаков операционного блока 1.

Сигналы с выхода признаков операционного блока 1 поступают на инфор- . мационный вход блока 9 проверки условий, на управляющий вход которого поступает поле проверки условий операционной части микрокоманды с третьего выхода мультиплексора 12 °

В поле проверки условий содержится номер проверяемого условия и бит, указывающий на предполагаемое значение проверяемого условия. Номер проверяемого условия поступает на управляющий вход мультиплексора 51, в результате чего. последний подключает . на первый вход сумматора 52 по моду-. лю два сигнап соответствующего условия. На. второй вход сумматора 52 по модулю два поступает бит,указывающий на предполагаемое значение проверя емого условия. Если реапьное и предполагаемое значения условия совпадают, на выходе блока 9 проверки условий присутствует нулевой сигнал, в случае несовпадения - единичный.

Сигнал с выхода блока 9 проверки условий поступает на вход элемента

И 65 блока Il.

1164721

17 реса. В зависимости от кода, поступающего на вход управления адресом; блоки 2 и 3 модификации адреса формируют на своих выходах адреса следующих микрокоманд соот ветственно нечетной и четной последовательностей, Соответствие между кодом на входе управления адресом и адресом на выходе блока 2 или 3 модификации адреса приведено в табл . 5 .

Т аблиц а 5

Функция

Входы управления

Комментарий

Вход синхВход управления адресом р ониэ ации

2 1 О

Содержимое регистра

40 пер ед ает ся на выход блока модификации адреса.

Содержимое регистра 40 увеличивается на единицу е

Код адреса с первого . вхоца блока модифика.. ции адреса записывается в регистр 40 и передается на адресный выход. . Код адреса с второго входа блока модификации адреса записывается в регистр 40 и передается на адресный выход.

Код адреса с первого входа блока модификации адреса передается на выход.

Код адр е с а с перв ого входа блока модификации адреса увеличивается на единицу и записывается в регистр 40, 0 - 0 0

RgA Я

0 .П, Rg e 4+(Rg A

0

Д1 Rgb А

А Rgb А

Д1-«А.П Д1 Д 1- Я

А2 «А

П.. А2-«4+1-«К A- Код адреса с второго вхо- да блока модификации адреса увеличивается на единицу и записывается в регистр 40.

Блок I I в зависимости от управляющих сигналов и кодов, поступающих на его входы, формирует на выходах элементов И 70, ИЛИ 74 и 75 и ИЛИ 72, ИЛИ-НЕ 73 коды управления. адресом 5 соответственно блоков 2 и 3 модификации адреса.

Управляющие коды с соответствующих выходов блока 11 поступают на входы управления адресом соответственно блоков 2 и 3 модификации адКод адреса с второго входа блока модификации адреса передается на выход.

19

1164721

5 !

15

35

55

Нулевой бит с входа управления адресом поступает на управляющий вход мультиппексора 42, первый битна управляющий вход мультиплексора 43, а второй бит — на управляющий вход мультиплексора 44.

На вход блока 2 моди4екации адреса поступает адрес АЗ микрокоманды ИЗ (см. поз. 79).

По импульсу 76 результат арифметика-логической операции с выхода группы элементов 37 ИЛИ записывается в один из приемников (адресный

20, информационный 21 регистры или один из группы регистров 22 общего. назначения) в зависимости от кода, заданного в поле приемника результата.

Информация с выходов адресного

20 и информационного 21 регистров поступает соответственно на выходы

14 и 15 микропроцессора. Выходы

14, 15 и 16 микропроцессора предна-. значены для подкпючения к нему внешнего запоминающего устройства (ВЗУ).

Если микропроцессор производит запись в ВЗУ, то по адресу, установ:ленному на выходе 14 и нулевом значении бита управления на выходе 16 микропроцессора, в ВЗУ записываются З0

:данные с выхода 15 микропроцессора.

В режиме чтения на выход !6 поступает единичное значение бита управ- . ления и по адресу, установленному на выходе 14 микропроцессора, из

ВЗУ считывается информация и поступает на вход 17 микропроцессора.:

По импульсу 78 микрокоманда М2 заносится в регистр 7 мнкрокоманд (см. поз. 82), а в регистр 40 блока

3 заносится адрес А4 микрокоманды

М4 и поступает на выход блока .3 (см. поз. 80).

По единичному значению сигнала

84" мультиплексоры 12 и 13 коммутируют на свои выходы соответствующие части микрокоманды И2 (см. поз, 83).

После выполнения микрокоманд И2 и МЗ микропроцессор приступает к

50 выполнению микрокоманды И4 (см. поз. 83). Микрокоманда И4 является микрокомандой условного перехода.

Сигналы, характеризующие результат выполнения арифметико-логичес кой операции микрокоманд М4, поступают с выхода признаков операцион-. ,. ного блока 1 на.информационный вход блока 9 проверки условий. Мультиплексор 51 в соответствии с кодом, поступающим на его управляющий вход, подключает на первый вход сумматора 52 по модулю два сигнал необходимого условия. На второй вход сумматора 52 по модулю два поступает бит предполагаемого значения условия . Значение этого бита соответствует такому значению условия, при котором после выполнения жкрокоманды M 4 выполняется микрокоманда M5 . Например, реальное и предполагаемое значения совпадают. Тогда значение сигнала на выходе блока 9 проверки условий равно нулю.

При этом после выполнения микрокоманды М4 выполняются микрокоманды

М5, М6 и М7, Аналогично, если при выполнении микрокоманды М1 реапьное и предполагаемое значения проверяемого условия совпадают, то после выполнения микрокоманды М7 выполняется микрокоманда М8. В этих случаях условные переходы осуществляются без нарушения естественного порядка следования адресов.

Например, при выполнении микрокоманды М4 реальное и предполагаемое значения условия не совпадают (фиг. 11). Сигнал 86 принимает единичное значение. По импульсу 16 блок 10 формирования временных интервалов вырабатывает идиничные сигналы 87 и 90. Сигнал 86 принимает нулевое значение. Блок 2 модификации адреса выдает на свой выход адрес А9 (см. поэ. 79), поступающий с первого выхода регистра 7 микрокоманд на второй вход блока 2.. Еди" яичный сигнап 90 закрывает элемент

38, приостанавливая работу операционного блока 1, в результате чего блокируется неравномерное выполнение микрокоманд М5 и М6.

По импульсу 78 в регистр 40 блока

3 модификации адреса записывается, адрес AIO микрокоманды МIО и передается на выход блока 3 модификации адреса (см. поз. 80) .

По импульсу 76 блок 10 формирования временных интервалов вырабатывает сигнал 88. По следующему импульсу

76 сигналы 87, 88 и 90 принимают нулевое значение. По импульсу 77 микрокоманда И9 записывается в регистр 6 микрокоманд (см. поз. 81) и при нулевом значении сигнала 84

1164721 22!

5 записывается на выходы мультиплексоров 12 и !3 для выполнения (см. поз. 83).

В рассмотренном случае показан пример выполнения условного перехода из четной последовательности (микрокоманда М4) в нечетную (микрокоманда М9) с нарушением естественного порядка следования адресов.

После выполнения макрокоманды

М9 поступает .на выполнение микрокоманда HIO (см. поз.. 83). Микрокоманда.МIО также является микрокомандой условного перехода. Если при выполнении микрокоманды М10 реальное и предполагаемое значение проверяемого условия совпадают, то естественный порядок выполнения микропрограммы ие нарушается и после микрокоманды М10 выполняется 20 микрокоманда М11 (см. поз, 83 на фиг. 14). Если же совпадения нет, вырабатывается сигнал 86 (см. фиг, 11). Так как условный переход в случае несовпадения реапьного и .25 предполагаемого значения осуществляется между микрокомандами в одноименной последовательности (из микрокоманды МIО в микрокоманду

М18), то сигнал 91 в процессе вы- 30 полнения микрокоманды М!0 имеет единичное значение. При единичном значении сигнала 9 по импульсу

76 триггер 46 изменяет свое состояние на противоположное, в резуль- 35 . тате чего блок 8 изменяет фазу выдачи импульсов 77 и 78 на противоположные. Блок 3 модификации адреса передает на свой выход адрес AIS, поступающий на первыйвход блока 3 модификации адреса с первого выхода регистра 7 микрокоманд. По сигнапу

90 операционный блок 1 приостанавливает свою работу, предупреждая неправомерное исполнение микрокоманд. Заштрихованные участки на временных 1.диаграммах (си. поэ. 81, 82 и 83) указывают на неопределенное значение кода в рассматриваемый момент времени. 50

После выполнения микрокоманды

М10 выполняется микрокомаида М18, после чего поступает к выполнению микрокоманда М19. 14юкрокоманда М19 является микрокомандой обусловленно- 55

ro перехода. В данном случае без-. условный переход осуществляется между микрокомандами в одноименной последовательности (иэ микрокоманды М!9 в микрокоманду M3).

Сигнап 89 имеет ециничное значение. Блок 2 модификации адреса передает на свой выход адрес А3 (см. поз. 79). При единичном значении сигнапа 89 по импульсу . 76 устанавливается в единицу триггер

54, в результате чего сигнал 90 принимает единичное .значение. Приостанавливается на один такт работа операционного блока 1, вследствие чего предупреждается выполнение ьякрокоманды М20. После выполнения микрокоманды М19 .выполняет ся ми крокоманда МЗ .

На временной диаграмме (фиг. 12) после выполнения микрокоманд М5 и

М6 показан условный переход иэ жкрокоманды М7 в микрокоманду MI3 для случая неравенства реапьного и предполагаемого значений прове-, ряемого условия. В данном случае условный переход осуществляется между микрокомандами в оДноименной последовательности и его выполнение производится аналогично выполнению условного перехода иэ микрокоманды

MI0 в микрокоманду М18 (фиг. !!).

Выполнение условнсго перехода из микрокоманды М!5 показано для . случая равенства реапьного и пред- полагаемого значений условия. После выполнения микрокоманды N15 выпол— няется микрокоманда И16.

На данном участке алгоритма микропрограммы осуществляется безусловный переход между разноименными последовательностями (из микрокоманды MI7 в микрокоманду М2). В этом случае код перехода в микрокомандах

М16 и М17 равен 01 (табл. 2).

Блоки 3 и 2 модификации адреса передают на свои выходы соответственно адреса А2 и АЗ (см. поз, 80 и 79) . После выполнения микрокоманд

М16 и М17 выполняются микрокомандыМ2и МЗ, На временной диаграмме (фиг. 13) показано выполнение условного перехода из микрокоманды М16 в микрокоманду М20 (в одноименной последовательности) и безусловного перехода между разноименным последовательностями (из ьжкрокоманды .М22 в мик-. рокоманду M5) . Выполнение их производится так же, как и выполнение аналогичных переходов (фиг. 12) . ъ

23

116472!

Выполнение безусловного перехода между ьжкрокомандами в одноименной последовательности (из микрокоманды М12; в микрокоманду М6).осуществляется аналогично переходу из микрокоманды М19 в микрокоманду М3 (фиг. 14 и 13}.

На основании изложенного можно привести следующие общие характериетики микропроцессора: при выполнении!о линейного участка микропрограммы цикл микрокоманды имеет минималь- но возможное значение 7, определяемое циклом работы операционного блока 1; время выполнения микрокоманды условного перахода без нарушения естественного порядка следования адп ° ресов .равно ; время выполнения микрокоманды условного перехода с нарушением естественного порядка следо- 1Ц вания адресов равно Зс. время выполнения микрокоманды безусловного перехода между разноименными последовательностями микрокоманд равно с ° ю время выполнения микрокоманды безусловного перехода между микрокомандами в одноименной последова- тельностии р анно 2 ь.

Проведен сравнительный анализ технических данных предлагаемого 30 микропроцессора с микропроцессоромпрототипом.

Время выполнения микропрограмм

Т в предлагаемом устройстве опреде ляется выражением

3S

13 (, "3 г(!1 " 3 )г "1)+ "3 2 " +К4

< г- длительность цикла микрокоманды в предлагаемом устройстве;

К, — коэффициент использования микрокоманд, составляющих линейную последовательность;

К вЂ” коэффициент использования микрокоманд условного перехода;

К вЂ” коэффициент использования микрокоманд безусловного перехода в одноименную последовательность;

К4 — коэффициент использования

SS микрокоманд безусловного перехода в разноименную последовательность; и j . — вероятность выполнения условного перехода с нарушением естественного порядка . следования адресов и без нарушения соответственно.

Коэффициенты использования определяются отношением числа используемого типа микрокоманд к общему числу микрокоманд. Например, если из 100 микрокоманд в микропрограмме 10 являются микрокомандами условного перехода, то К =О,! °

К(+К +К +К -1

3 I

Если учесть, что выполнение условных переходов с нарушением естественного порядка следования адресов и без нарушения в среднем равновероятно, а также то, что использование микрокоманд безусловного .перехода как между одноименными так и мекду р азноименными последовательностям в среднем одинаково, выражение (I) можно представить в виде

T = N ь ) (К 2 К, + 1, 5 К ) = М ь (К + 2 К г + (6 (11 Д)-" (!5-05К, 0,61сй1, (2) где К вЂ” коэффициент использования безусловных переходов

5

Время выполнейия микропрограмм Т

tl в устройстве-прототипе определяется выр ажением

Т„=Й("и i+2 "g "г+ " К4) !! iq (К,+ 2К +

+ (! "1-"г11 = 8 " (+ "г) (3)

Если принять значение цикла мнкрокоманды в предлагаемом микропроцессоре за эталонное, равное а, то времена выполнения микропрограммы для предлагаемого микропроцессора и прототипа определяется выражением

Т3 N "(!5-0,5К1+05<г) > (4) где P — коэффициент, показывающий во сколько раз длительность цикла микрокоманды в микропроцессоре-прототипе выше, чем в предлагаемом. и г

/3 -—

3 дпя удобства построения графика единица измерения времени выполнения рограмм принята равнои 17 (1164721

К1 0 0,1 02 03 04

K10850705504025010000

Таблиц а 6 зикр опр оце ссор

Параметр

Предла Прото- 45 гаемый тиг.

Длительность цикла операционного блока (min), нс

100 100 50

25 символом 1 (фиг. 15) показан график зависимости времени выполнения микропрограмм для архитектуры предлагаемого устройства от значе ния коэффициента К . Значение коэф-. э фициента Kl при этом выбирается иэ следующих сообр ажений:

5 !

Обычно количество условных переходов в реальных микропрограммах . (программах) в среднем составляет

20Х от общего числа переходов. Количество же безусловных переходов гораздо меньше. 15

Иы можем принять количество микрокоманд безусловного перехода равСимволом П (фиг. 15) показано семейство зависимостей времени вы. полнения микропрограммы от коэффициента К для архитектуры прототипа. Семейство зависимостей построено при различных значениях, Послед-, няя зависимость в семействе (Pl,5) приведена для случая конкретной реализации микропроцессора -прототипа на микропроцессорном наборе серии

589. При этом предлагаемое устройство реализуется иа той же элементной базе и при использовании памя- 3S ти макрокоманд такого же быстродействия, что и прототип..

В табл. 6 указаны параметры обеих вариантов реализации м кропроцессора.

Длительность цикла ьикрокоманды (min) íñ 100 150 ным половине числа микрокоманд условного перехода.

Тогда

К =1-1 5К

2 При К =О, 7 значение К принимается равным нулю. В этом случае берется во внимание наихудший вариаит, имеющий максимальное время выполнения микропрограммы, так как учитывается максимальное. число испольэуемьы в микропрограмме микрокоманд условного и безусловного перехода.!

Зависимость коэффициента Ку от. коэффициента Кд для предлагаемого устройства следующая:

0 5 0,6 0,7 0,8 0,9 1. Иэ приведенных (фиг. 15) зависимостей нетрудно заметить, что при данной .техническои реализации обеих вариантов сокращение времени выполнения микропрограмм в предлагаемом микропроцессоре по сравнению с прототипом составляет около 1,5 раза, Таким образом, предлагаемый микропроцессор использует ьянимальный цикл микрокоманды, равный циклу работы операционного блока, в отличие от прототипа, где цикл микрокоманды определяется быстродействием управляющей части микропроцессора (память ьикрокоманд, генератор последовательности адресов) и оказывается больше оптимального. За счет сокращенного цикла микрокоманды предлагаемый микропроцессор более производителен по сравнению с прототипом. Кро.ме того, при работе устройства с максимальным быстродействием цикл считывания макрокоманды из памяти оказывается более длинным, чем в работающем с максимальным быстродействием устройстве-прототипе. Данное обстоятельство позволяет использовать в предлагаемом устройстве менее быстродействующую и, следовательно, более дешевую память ьикрокоманд.

1164721

&sr еФмрайним фемидам иитюрдааУ

Региетр иЮжем Ф

Фиг. 1

Фиг.Г!!6472!

116472) 1164721 и, N

77

78 дд

8f

82

BO

И

76

77

78

- ?У

80 д1 д2

N д4

И

87

88

89

01

Фиг. 11

2 26472 2

7б

77

78

7У

80 и

6Г дд

84 .дд

87 дд

89

gg

У1

7д

77

7д

79

8f д2 дд д7 дд

-УО

Ю1

Фиг У

1164721

И

17 и

УУ

81

Ж

89

УЮ

Ф Уф@f

ФУ8. 1$

Составитель Ю.Ланцов

Редактор, А.Гулъко Техред О.Ващишина Корректор В.Гирняк

Закаэ 4188/46 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР о делам изобретений и открытий

l 13035» Ìîñêâà, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул . Проектная, 4