Устройство для интерполяции

 

УСТРОЙСТВО ИНТЕРПОЛЯЦИИ , содержащее первый и второй счетчики , первый и второй входные регистры, блок памяти, первый буферный регистр и блок управления, выходы первого и второго счетчиков соединены с адресным входом блока памяти, причем блок управления содержит группу элементов И, счетчик адреса, триггер и элемент И, отличающееся тем, что, с целью повышения быстродействия, в него введены второй буферный регистр, две группы сумматоров по модулю два, три коммутатора , матричный умножитель и регистр результата, выход которого соединен с выходом устройства и информационными входами первого и второго буферных регистров , выходы которых соединены с первыми информационными входами соответственно первого и второго коммутаторов, вторые информационные входы которых соединены соответственно с входом логического нуля устройства и выходами сумматоров по модулю два первой группы, выход блока памяти соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходами сумматоров по модулю два второй группы, выходы первого и второго входных регистров соединены с третьими информационными входами соответственно второго и третьего коммутаторов и первыми входами соответствующих разрядов сумматоров по модулю два соответственно первой н второй групп, вторые входы сумматоров по модулю два соединены с входом логической единицы устройства и четвертым информационным входом третьего коммутатора , информационные входы первых счетчика и входного регистра соединены с входом первого аргумента устройства, вход второго аргумента которого соединен с информационными входами вторых счетчика и входного регистра, выходы с первого по третий коммутаторов соединены с входами соответственно коэффициента первого и второго сомножителей матричного умножиI теля, выход которого соединен с информационным входом регистра результата, причем (Л в блок управления введены узел памяти и генератор импульсов, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом счетчика адреса и первыми входами элементов И группы, вторые входы которых соединены с выходами соответствующих разрядов первой группы выходов узла памя ти, адресный вход которого соединен с выходом счетчика адреса, вход устаСХ ) новки в «О которого соединен с входом установки в «1 триггера и входом запуска о устройства; выход готовности которого соединен с инверсным выходом триггера, прямой выход и вход установки в «О которого соединены соответственно с вторым входом элемента И и выходом старшего разряда второй группы выходов узла памяти, выходы второй группы узла памяти соединены с управляющими входами с первого по третий коммутаторов, выходы с первого по десятый элементов И группы соединены соответственно с входом суммирования первого счетчика, входом синхронизации первого счетчика, входом синхронизации первого входного регистра, входом сум

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 15/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3717492/24-24 (22) 20.03.84 (46) 07.08.85. Бюл. № 29 (72) А. В. Анисимов, А. В. Крайников, Б. А. Курдиков и В. Б. Смолов (71) Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 934481, кл. G 06 F 15/353, 1980.

Авторское свидетельство СССР

¹ 942040, кл. G 06 F 15/353, 1980. (54) (57) УСТРОЛСТВО ДЛЯ ИНТЕРПОЛЯЦИИ, содержащее первый и второй счетчики, первый и второй входные регистры, блок памяти, первый буферный регистр и блок управления, выходы первого и второго счетчиков соединены с адресным входом блока памяти, причем блок управления содержит группу элементов И, счетчик адреса, триггер и элемент И, отличающееся тем, что, с целью повышения быстродействия, в него введены второй буферный регистр, две группы сумматоров по модулю два, три коммутатора, матричный умножитель и регистр результата, выход которого соединен с выходом устройства и информационными входами первого и второго буферных регистров, выходы которых соединены с первыми информационными входами соответственно первого и второго коммутаторов, вторые информационные входы которых соединены соответственно с входом логического нуля устройства и выходами сумматоров по модулю два первой группы, выход блока памяти соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходами сумматоров по модулю два второй группы, выходы первого и второго входных регистров соединены с третьими информационными входами соответственно вто„„SU„„1171807 рого и третьего коммутаторов и первыми входами соответствующих разрядов сумматоров по модулю два соответственно первой и второй групп, вторые входы сумматоров по модулю два соединены с входом логической единицы устройства и четвертым информационным входом третьего коммутатора, информационные входы первых счетчика и входного регистра соединены с входом первого аргумента устройства, вход второго аргумента которого соединен с информационными входами вторых счетчика и входного регистра, выходы с первого по третий коммутаторов соединены с входами соответственно коэффициента первого и второго сомножителей матричного умножителя, выход которого соединен с информа- ц>

Ф ционным входом регистра результата, причем в блок управления введены узел памяти и генератор импульсов, выход которого соединен с первым входом элемента И, вы- С ход которого соединен со счетным входом счетчика адреса и первыми входами элемен- Я тов И группы, вторые входы которых соединены с выходами соответствующих разрядов первой группы выходов узла памяти, адресный вход которого соединен с выходом счетчика адреса, вход установки в «О» которого соединен с входом ус- Q() тановки в «1» триггера и входом запуска устройства, выход готовности которого соединен с инверсным выходом триггера, прямой выход и вход установки в «О» которого соединены соответственно с вторым входом элемента И и выходом старшего разряда второй группы выходов узла памяти, выходы второй группы узла памяти соединены с управляющими входами с первого по третий коммутаторов, выходы с первого по десятый элементов И группы соединены соответственно с входом суммирования первого счетчика, входом синхронизации первого счетчика, входом синхронизации первого входного регистра, входом сум1171807 мирования второго счетчика, входом вычитания второго счетчика, входом синхронизации второго счетчика, входом синхронизации второго входного регистра, входом синхронизации первого буферного регистра„входом синхронизации второго буферИзобретение предназначено для использования в качестве аппаратного расширителя в микропроцессорных системах и может найти применение в приборостроении, управляющих и информационно-измерительных системах.

Цель изобретения — повышение быстродействия.

На фиг. 1 изображена схема устройства; на фиг. 2 — схема блока управления для предлагаемого устройства.

Устройство содержит счетчики 1 и 2, входные регистры 3 и 4, блок 5 памяти, группы сумматоров 6 и 7 по модулю два, коммутаторы 8 — 10, буферные регистры 11 и 12, матричный умножитель 13, регистр

14 результата и блок 15 управления. Счетчики 1 и 2 и регистры 3 и 4 образуют блоки 16 и 17 приема кодов аргументов.

Блок 15 управления содержит генератор

18 импульсов, адресный вход 19 узла памяти, счетчик 20 адреса узел 21 памяти, триггер 22, группу 23 элементов И, элемент

И 24, вход «Старт» 25, выходы «Готов»

26, «Управление» 27 и «Адрес» 28.

Устройство работает следующим образом.

При занесении рагументов в блоки 16 и

17 приема кодов аргументов аргументы Х и

Y разделяются на группы старших разрядов Х, и У которые заносятся в счетчики

1 и 2 соответственно„и группы младших разрядов аргументов Хн и У, которые заносятся в регистры 3 и 4 соответственно.

Выполнение интерполяции функций переменных осуществляется по интерполяционной формуле

2 = !(хi + Р1 Yq + gy.) =(! — p) (1 — ц) f j + р(1 — с1)1;+ j+a(< — р)1 .,+

+ РЧ(н jii, где (j j, 1 -, 1 1) +1, j+g j+g значе ния функций, соответствующие парам значений узловых точек аргументов х; ; х;„у х; Y;+,, х,+,у;„, ближайшим к (x; +рЬ), (V i i+qk), h — постоянный шаг размещения узловых точек по оси Х;!

45 ного регистра и входом синхронизации регистра результата, вторые входы сумматоров по модулю два с второго по и-й (п-раз рядность аргумента) первой и второй групп соединены с выходами соответственно с первого по (п-1)-й тех же групп.

k — постоянный шаг размещения узловых точек по оси У, 0 < р < 1 — переменная, определяющая положение аргумента Х в пределах шага квантования;

0 (q 1 — переменная, определяющая положение аргумента Y в пределах шага квантования; х, — ближайшее значение узловой точки по оси Х, меньшее аргумента Х; у -ближайшее значение узловой точки

1 по оси У, меньшее аргумента Y.

В устройстве для интерполяции Х, и Yq представляют собой значения старших разрядов аргументов Х и Ус, заносимые на счетчики 1 и 2 соответственно. Коды, считываемые с этих счетчиков, выступают в роли адреса блока 5 памяти, адресное слово которого формируется путем конкатенации (объединения) значении Х и У> считываемых со счетчиков. Значения р и q представляют собой младшие разряды кодов аргументов Х„и Y,считываемые с регистров

3 и 4 соответственно. Процедура интерполяции значений функций двух переменных выполняется в предлагаемом устройстве за счет 11 тактов. Управление процессом вычисления осуществляется блоком 15 управ1 ления, одна из возможных схемных реализаций которого приведена на фиг. 2. Работа блока управления начинается по сигналу с входа 25 «Старт». По завершении процесса вычислений блок управления формирует сигнал на выходе 26 «Готов». Каждому такту работы устройства соответствует одно управляющее слово блока. Выходное слово разделяется на поля «Адрес» и «Управление» (выходы 28 и 27 соответственно) . Поле

«Адрес» определяет, какой из каналов включается в коммутаторах 8 — 10 при выполнении каждого из тактов вычисления. Поле

«Управление» для формирования сигналов разрешения записи в счетчики и регистры

1,2,3, 4, 11, 12 и 14 и сигналов, определяющих режим счета в счетчиках 1 и 2.

В каждом из тактов вычисления функций двух переменных производятся следующие действия.

В нулевом такте в блоки приема аргументов заносятся аргументы Х и У, При

1171807

40 этом старшие разряды аргументов Х и У размещаются в счетчиках 1 и 2 соответственно, а младшие разряды аргументов Х и Ун размещаются в регистрах 3 и 4 соответственно.

В первом такте производится вычисление произведения (1 — р)(1 †), Значения

1 — р и 1 — q форм ируются путем считыв а- ния с регистров 3 и 4 инверсии р и q u прибавления единицы в младшие разряды инверсий при помощи групп 6 и 7.

Сформированные таким образом дополнительные коды 1 — р и 1 — q подаются через коммутаторы 9 и 10 на входы сомножителей Х и Y матричного умножителя 13, на вход суммирования К матричного умножителя 13 в первом такте — константа «О» через коммутатор 8. Результат первого такта заносится с регистра 14 результата в буферный регистр 12.

Во втором такте формируется произведение ffi(1 — р) (1 — q). Зачение f;J ïðè этом считывается из блока 5 памяти, адресом которого служит конкатенация Х и У, а произведение (1 — р)(!†q) считывается с регистра 12. Результат вычисления заносится с регистра 14 результата в буферный регистр 11. В третьем такте формируется произведение р(1 — ц). При этом с регистра

3 считывается прямое значение кода р, а с регистра 4 — инверсия кода q, которая поступает на сумматор 7. Значения р и

1 — q подаются на входы сомножителей Х и

Y матричного умножителя 13, на входе К которого, также как и в первом и во втором тактах, присутствует константа «О», подаваемая, через коммутатор 8. Результат третьего такта заносится с регистра 14 результата в буферный регистр 12.

В четвертом такте вычисляется произведение р(1 — ц)1,.Н,.

Для этой цели содержимое счетчика 1 увеличивается на единицу, что обеспечивает адресацию в блоке 5 узловой точки f + .

Считанное таким образом значение узловой точки функции подается через коммутатор

9 на вход сомножителя Х матричного ум. ножителя 13. На вход сомножителя Y матричного умножителя 13 в этом такте подается значение произведения. р(1 — q) с регистра 12, а на вход суммирования К матричного умножителя 13 — константа «О», подаваемая через коммутатор 8. Результат вычисления заносится с регистра 14 результата в буферный регистр 12.

В пятом .такте производится вычисление суммы (1 — р) (1 — g) f1 i +р(1 — q) f;+ .

Для этой цели на вход суммирования К матричного умножителя 13 подается через коммутатор 8 содержимое регистра 1, в котором записано значение (1 — р)(1 †) 4l на вход сомножителя Х матричного умножителя 13 подается через коммутатор 9 константа «1», а на вход сомножителя Y матричного умножителя 13 подается через коммутатор 10 содержимое регистра 12, в котором записано значение р (1 — q) 1;+» Результат, полученный в пятом такте, заносится с регистра 14 результата в буферный регистр 11.

В шестом такте производится вычисление произведения q(1 — р). Для этого с регистра 3 считывается код q, а с регистра

4 — инверсия кода р, которая поступает на вход Y матричного умножителя 13 через сумматор 7 и коммутатор 10. Результат операции с регистра 14 результата заносится в буферный регистр 12.

В седьмом такте производится вычисление произведения q(1 — р) + Для этой цели содержимое счетчика 1 уменьшается на единицу, а содержимое счетчика 2 увеличивается на единицу, что обеспечивает адресацию в блоке 5 памяти узловой точки 1!!,.

Считанное таким образом значение узловой точки функции подается через коммутатор

9 на вход сомножителя Х матричного умножителя 13. На вход Y матричного умножителя 13 в этом такте подается значение произведения с! (1 — р) с буферного регистра

12, а на вход суммирования К матричного умножителя 13 — константа «О», подаваемая через коммутатор 8. Результат, полученный на седьмом такте, заносится из регистра 14 результата в буферный регистр 11.

1171807

Фиг. 1

Составитель A. Зорин

Редактор В. Иванова Техред И. Верес Корректор Е. Рошко

Заказ 4855/42 Тираж 710 1!одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4