Микропроцессорное устройство управления лучом плоской антенной решетки

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК!

l тм 1

%тт

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3?73903/24-24 (22) 12.07.84 (46) 23.01.86.Бюл.№ 3 (72) А.Я.Мазуров, С.И.Кутузаки и Т.M.Àõòÿìoâ (53) 681.325 (088.8) (56) Авторское свидетельство СССР

¹ 758159, кл. G 06 F 15/20, 1978.

Авторское свидетельство СССР

¹ 1048479, кл. G 06 Р 15/20, 1979. (54)(57) MHKPOllPOJECCOPHOE УСТРОЙСТВО УПРАВЛЕНИЯ ЛУЧОМ 1ШОСКОЙ АНТЕННОЙ РЕШЕТКИ, содержащее блок управления, матрицу MxN сумматоров, где

М и N — количество излучателей в строке и в столбце антенной решетки соответственно, выходы сумматоров матрицы являются выходами устройства, М -1 сумматоров строк, N -l сумматоров столбцов, о т л и ч а ю— щ е е с я тем, что, с целью повышения точности управления антенной решеткой за счет увеличения разрядности слоя при вычислениях, блок ytrравления содержит первый и второй вычислители, выполненные на микропроцессорах, первый и второй буферные регистры, выход первого буферного регистра подключен к первым входам сумматоров строк, к второму входу первого сумматора строк и к первым входам сумматоров первой строки матрицы, выход второго буферного регистра подключен к первым входам сумматоров столбцов, к второму входу первого сумматора столбцов и к вторым входам сумматоров первого .столбца матрицы, выход i =-го сумматора строк (i = I,И -2) подключен к второму входу 1 +1-ro сумматора

„„SU„„1 206797 A ц11 4 G 06 F 15/20 строк и к первым входам сумматоров +1-й строки матрицы, выход М-1-го сумматора строк подключен к первым входам сумматоров -й строки, выход J -ro сумматора столбцов

6 = 1, N -2) подключен к второму входу J +1-го сумматора столбцов и к вторым входам сумматоров j +1-ro столбца матрицы, выход N-lro сумматора столбцов подключен к вторым входам сумматоров N -го столбца, инверсные входы синхронизации, первый и второй тактовые входы и входы сброса первого и второго вычислительной попарно объединены и являются инверсным входом синхронизации, первым и вторым тактовыми входами и входом сброса блока управления и устройства соответственно, вход шины данных первого и второго вычислителей являются первым и вторым входами шины данных блока управления и устройства соответственно, выходы результата первого и второго вычислителей подключены к информационным входам первого и второго буферных регистров соответствен" но, прямой вход синхронизации и вход сброса устройства подключены к вхот дам синхронизации и к входам сброса первого и второго буферных регистров соответственно, каждый вычислитель содержит операционный блок, буферный регистр, блок сопряжения, блок постоянной памяти, с первого по третий элементы И-НЕ, вход сброса вычислителя подключен к входам сброса операционного блока и блока сопряжения, первый и второй тактовые вхо ды вычислителя подключены к первым

1206797

25 и вторым тактовым входам операционного блока и блока постоянной памяти, выходы шины данных которого подключены к входам шины данных операционного блока, буферного регистра и блока сопряжения, входы-выходы шины первого и второго каналов которого являются входом шины данных и выходом результата вычислителя, выход шины адреса операционного блока подключен к входам шины адреса блока постоянной памяти, первый и второй входы адреса блока сопряжения подключены к выходам первого и второго разрядов шины адреса операционного блока, выход разрешения приема инфор мации с шины данных и выход признака выдачи информации на шину данных операционного блока подключены к пер1

Изобретение относится к вычислительной и импульсной технике и может быть использовано дпя управления лучом плоских фазированных антенных решеток с электронным сканированием луча.

Целью изобретения является повышение точности управления антенной решеткой за счет увеличения разрядности слоев при вычислениях.

На фиг. 1 приведена функциональная схема микропроцессорного устройства управления; на фиг. 2 функциональная схема первого и второго вычислителя; на фиг. 3 — временная диаграмма работы устройства.

Устройство (фиг.1) содержит первый вычислитель 1, второй вычислитель 2, первый буферный регистр 3, второй буферный регистр 4, которые образуют блок управления, сумматоры 5 столбцов, сумматоры 6 строк, сумматоры 7 матрицы с выходами 8 устройства, нагруженными на входы управления фазовращателей, первую шину 9 данных, вторую шину 10 данных, первый ll и второй 12 тактовые входы устройства, прямой и инверсный входы 13 и 14 синхронизации, вход 15 сброса устройства. Вычисвым входам второго и третьего элементов И-НЕ и к инверсному входу первого элемента И-HE соответственно, выходы пятого, седьмого и восьмого разрядов буферного регистра подключены к прямому входу первого и к вторым входам второго и третьего элементов И-НЕ соответственно, выходы которых подключены к входам "Запись", "Чтение" блока сопряжения и к входу импульса синхронизации адреса блока постоянной памяти соответственно, выход синхронизации операционного блока подключен к прямому входу "Выбор микросхемы" буферного регистра, .инверсный вход синхронизации вычислителя подключен к инверсному входу

"Выбор микросхемы" буферного регистра. литель фиг.2 ) содержит операционный блок 16, буферный регистр 17, три элемента И-НЕ 18-20, блок 21 сопряжения, блок 22 постоянной памяти, первый 23 и второй 24 тактовые входы вычислителя, инверсный 25 и прямой 26 входы. синхронизации вычислителя, вход 27 сброса, На фиг.3 приведены временные диаграмм, сигнала 28, подаваемых на инверсный вход синхронизации устройства, сигнала 29 данных на выходе второго канала блока 21 первого вычислителя 1; сигнала 30 данных в первом буферном регистре 3 сигнала 31 данных на выходе второго канала блоха 21 второго вычислителя 2; сигнала 32 данных во втором буферном регистре 4; сигнала 33 суммы на выходе первого сумматора первого столбцами сигнала 34 суммл на выходе сумматора второго столбца; сигнала 35 суммы на выходе сумматора второй строки; сигнала 36 суммы на выходах второго сумматора первой строки, первого и второго сумматоров второго столбца 39. Промежуток

37 означает время срабатывания комбинационного сумматора (AHF 3)

Устройство работает следующим ° абпазом, 1206797 4

Фаза колебаний, подаваемых н х на столбцов производится многократное элементарные излучатели, вычисляется по формуле суммирование, соответствующее умно у. женив (Y>/g) здп t9 íà hQ одновременно с этим на сумматорах 6 строк

< Yo/3 )Sin9$ hg2 (1) выполняется многократное суммирова-ние, соответствующее умножению где ха - расстояние между элемен- Д,/фарп Ч на )1„. Затем на сумыатотарными изл чателя рах 7 производится заключительное оси Х; суммирование, соответствующее форму. — расстояние между эле- . )p.ëå (1) и полученные значения г мента ны р ми излучателями выдаются на соответствующие цепоч"хп по оси У. ки фазовращателя. Каждому фазовра- угловые координаты положе- щателю цепочки соответствует свой ния луча относительно плос- разряд кода управления фазовракости антенной решетки; 15 щателями. Единица в разряде озна- длина волны электромагнит- чает команду "Включить фазовраща,ного изл чения тель, ноль в разряде кода соответtl

И „- номер строки излучателей ствует команде "Выключить фазов антенной решетке; вращатель" — номер столбца излучателей

20 На вход сбро 15 с роса устроиства

1в антенной решетке; подается сигнал сброс с роса, которыи ус— J>- операция выделения дробной танавливает в т в счетчики команд

1- „- 1„-. части числа; микропроцессоров, блоки 21 и регист- операция выделения целой ры 3 и 4. части числа; ц ло „„о и ни цикл Работы микРопРозначения 1-3; цессора включает от трех до пяти с тактов и соответствует чтению или

Отдельный,фазовращатель обеспечи- записи в блок 22 т лок или во внешнее уствает сдвиг фазы на 2и/2 . Получен- ройство одно б ство одноro байта информации, ное в результате выполнения форму- З0:команды микропро микропроцессора выполлы (1) значение подаваемое на няются за несколько машинных циклов входы управления фазовращателей, в зависимости от длины команды и будет представлено в виде 9 -раз- реализуемых операций. При выполнерядного параллельного двоичного ко- нии команды в первом такте содерда, каждыи разряд которого управля- 35 жимое счетчика команд выдается на ет соответствующим фазовращателем шину адреса. В этом же такте микропроцессор выдает на шину данных на элементарный излучатель антенной восьмираэрядное управляющее слово решетки. Выделение дробной части вы- и формирует сигнал синхронизации, численного значения фазы позволяет 40 по которому это слово записываетизбавиться от целого числа перио- ся в буферный регистр 17. Управляюдов 2tt, щее слово указывает тип выполняемого машинного цикла. Во втором такте код Х<,/„ д /Я, а затем код угла ф содержимое счетчика команд увеликоторый в первом операционном бло- 45 чивается на единицу. В третьем такке 16 (микропроцессоре) преобразу- те данные принимаются из блока 21 ется в адрес з.ьпф,хранящегося в или внешнего устройства на шину блоке 22 пе первого вычислителя 1. По данных и записываются в регистр кополученному адресу происходит выбор манд (если виполняется машинный

, из блока 22 кода sin, после чего gp цикл. выборки команды) или в один из

Ч

f выполняется умножение Х (jt на зхп регистров микропроцессора. В четвери результат записывается в первый том и пятом такте, если они необхобуферныи регистр 3. Одновременно с димы, выполняются действия над опепервым вычислителем 1 второй вычисли- ранцами. Если команда включает нес- . тель 2 по вводимым значениям g (, g5 колько циклов, то по завершении теи ф вычисляет значение (y,/ф) sin 9 кущего машинного цикла микроцроцессор переходит к первому такту следуюный регистры. Далее на сумматорах 5 щего цикла.

1206797

Сразу после снятия сигнала сброса с входа 15 сброса устройства начинается выполнение первым и вторым микропроцессорами 16 команд, записанных соответственно в первом и втором блоках 22. Первая команда программы, выполняемой первым микро° процессором, обеспечивает запись управляющего слова из микропроцессора в регистр управляющего слова первого блока 21 по шине данных. Управляющее слово определяет работу первого и второго блоков 21 в режиме, ! при котором информация, поступающая на первый блок 21 первой входной шины данных, запоминается в буферном регистре соответствующего канала и сразу же передается íà его выходы без стробирования. Для записи управляющего слова в регистр управляющего слова с пятого выхода первого буферного регистра 17, в котором хранится управляющее слово выполнения команды, Ha rtepBbIH эле- 25 мент И-НЕ подается логическая единица. Первый микропроцессор выдает логический ноль с инверсного выхода вьдачи, поступающий на инверсный вход первого элемента И-НЕ.

Логический ноль с выхода первого элемента И-НЕ поступает на инверсий вход записи первого блока 21 устройства. Одновременно первый

h жкропроцессор выдает логические едн35 ницы на первый и второй адресные входы первого блока 21.

Далее на первую входную шину данных подается старший байт шестнадцатиразрядного кода значения. Выполняется команда ввода с первого канала. В первом цикле выполнения этой .команды осуществляется посыпка адреса команды из счетчика команд первого микропроцессора в первый блок 22 и записВ управляющего слова в первый буферный регистр 17 по сигналу синхронизации с первого микропроцессора. После увеличения содержимого счетчика команд на единицу первый микропроцессор с выхода приема выдает логическую единицу, которая стробирует сигнал чтения, выдаваемый с восьмого выхода первого буферного регистра 17 на третий (элемент

И-НЕ ). Полученный инверсный сигнал чтения с выхода третьего элемента

-HE подается на инверсный вход сопровождения адреса первого блока 22, где происходит . считывание по адресу, выданному первым микропроцессором на адресные входы первого блока 22 и выдача первого байта команды из первого блока 22 в регистр команд первого микропроцессора. Во втором цикле выполнения команды ввода с первого канала в первый блок 22 посылается увеличенный на единицу адрес из счетчика команд и аналогично осуществляется прием второго байта команды в регистр временного хранения первого микропроцессора. Этот байт представляет собой номер первого ввода, к которому производится обращение. В третьем цикле этот номер в качестве адреса выводится с первого и второго разрядов адресного выхода первого микропроцессора и подается на первый и второй адресные входы первого блока 21.

Одновременно с этим в первый буферный регистр 17 записывается управляющее слово. После увеличе ния содержимого счетчика комацц на единицу первый микропроцессор выдает логическую единицу с выхода приема, которая стробирует логическую единицу с седьмого выхода первого буферного регистра 17, поданную на вход второго элемента И-HE после записи в первый буферный регистр 17 управляющего слова. Инверсный сигнал с выхода второго элемента И-НЕ подается на инверсный вход чтения первого блока 22, в результате чего слово данных Xo(p записывается с первого канала блока 21. На этом выполнение команды ввода с первого канала первого блока 21 закончено.

Далее выполняется команда пересылки содержащегося в аккумуляторе первого микропроцессора старшего байта кода Мo tP в регистр B пер, вого микропроцессора. Затем на входную шину подается младший байт шест-

/ надцатиразрядного кода Xo(p и выпол-> няется команда ввода с первого Канала первого блока 21 по которой младший байт записывается в аккумулятор первого микропроцессора. Затем выполняется команда пересылки содержимого аккумулятора в регистр С первого микропроцессора. В итоге выполнения описанных команд в регистровую пару f,C оказывается записанным шестнадцатиразрядный код значе1206797

Далее выполняется команда загрузки числа регистр Ь первого микроI процессора. Число — номер ячейки первого постоянного запоминающего устройства, где записан последний байт последней команды программы работы первого вычислителя, В ячейке первого блока 22 с адресом g +1 о хранится код sin 1, в ячейке с адресом 6, +2 — код,sin 2 и т.д.

Со внешнего устройства на первую входную восьмиразрядную шину данных подается код угла Р . По команде ввода с первого канала код угла Ф записывается в аккумулятор первого микропроцессора через первый блок 21, по команде передачи содержимое аккумулятора передается в регистр Е первого микропроцессора. Следующая команда обеспечивает суммирование содержимого регистровой пары Н, L с содержимым регистровой пары D, E и запись результата в регистровую пару Н, Ь . В результате выполнения этой команды происходит суммирование и кода угла, в результате чего в регистровой паре Н, Ь оказывается записанным адрес синуса угла V в первом блоке 22. По следующей команде происходит обращение к первому блоку 22 по адресу, записанному в регистровой паре Н, L и запись

sin % в аккумулятор первого микропроцессора.

Затем следующая команда обнуляет содержимое регистровой пары К, Следующая команда записывает в регистр E первого микропроцессора двоичное число 1000.

Далее начинает выполняться подпрограмма умножения Х /j Hà sin 9 со сдвигом sin V влево, начиная со старших разрядов. По следующей команде, обозначенной меткой .МЗ, происходит циклический сдвиг содержащегося в аккумуляторе первого ния "о), причем старший байт определяет целую часть числа, а младший — дробную.

В первом блоке 22 последовательно записана программа работы первого вычислителя, а далее значения синусов углов. Синус каждого угла записан в виде восьмиразрядного числа в двоичном коде, причем это число меньше единицы.

1 микропроцессора кода sing на один разряд влево, при этом старший разрНр Kopa sanHcblBaeTcH в разряд переноса регистра признаков, а содержимое регистра признаков записывается в младший разряд аккумулятора.

Следующая команда передает содержимое аккумулятора в регистр 3 перво,1б го микропроцессора, при этом содержимое разряда переноса не меняется.

Далее выполняется команда условного переноса. Если в разряде переноса ею я

0, то происходит переход к выпол- нению команды с меткой.М1, если в разряде переноса 0", то проис ходит переход к выполнению следующей команды, по которой содержимое регистровой пары В, суммиру2О ется с содержимым регистровой пары ,Н, L и результат записывается в регистровую пару Н ., L . .По следующей команде, .обозначенной меткой М1, производится уменьшение содержимо25 го регистра на единицу. Если в результате выполнения этой команды во всех восьми разрядах регистра будут нули, то в разряде нуля регистра признаков первого микро30 процессора установится единица, иначе там .будут нули.

Следующая команда является командой условного перехода. Если в разряде нуля регистра признаков первого микропроцессора единица, то осуществляется переход к команде с мет кой М2, если ноль, то выполняется следующая команда, по которой к содержащемуся в регистровой паре

40 11, L числу прибавляется это же чис,ло, чем достигается сдвиг этого числа.на один разряд влево.

Далее выполняется команда, по которой содержимое регистра Ф пересылается в аккумулятор. Следующая команда осуществляет безусловный переход к команде циклического сдвига

-влево, обозначенной меткой М3.

Таким образом, команды, начиная с команды циклического сдвига, выполняются циклически до тех пор, пока в регистре Е не останутся одни нули, т.е. восемь раз. В результате

55 выполнения подпрограммы умножения в регистровой паре Н,4 будет записана дробная часть произведейия . (х (1 зз.пЧ.

1206797

Далее выполняется команда пересылки содержимого регистра H, в котором хранится старший байт дробной части произведения з пЧ (Ц ) в аккумулятор. Следующая команда осуществлю ет вывод содержимого аккумулятора через второй канал первого блока 21

;на входы первого буферного регистра. 3. Затем, выполняется команда останова первого микропроцессора.

Одновременно с первым вычислителем аналогичную программу. выполняет второй вычислитель с той разницей, что во втором блоке,22 после программы записаны коды з пд. После выполнения программы во втором буферном регистре 4 оказывается записанным старший байт дробной части произведения (уо/у зхп9, и второй микропроцессор так же останавливается.

Первый сумматор 6 строк суммирует дробную .часть произведения (X,(g)sin% с этим же числом, что соот . ветствует умножению (4(г1 )з пу на. два, результат подается на вторую строку сумматоров 7. Кая цый сумматор 6 строк суммирует (Хгг(g sin% с результатом предыдущего сумматора 6 и выдает сумму на свою строку сумматоров 7 и на вход следующего сумматора 6 строк. Многократное суммирование дробной части произведения(x, (p ) sin9 на сумматорах 6 строк соответствует выполнению orieрации

I ((x. (x) s, v n. j .Первый, сумматор 5 столбцов сугЧ-. мирует дробную часть произведения

«. ь (.р.) Si 9 с этим же .числом, что соответствует умножению (у,(g )g;„ g на два, результат подается на второй столбец сумматоров 7. Каждый сумматор 5 столбцов суммирует

<Ч li) S;> е с результатом предьдущего сумматора и выдает сумму

I на свой столбец сумматоров 7 и на !

О вход следующего сумматора 5 столбцов.

Многократное суммирование дробной части произведения (9 /+) ;„61 на восьмиразрядных комбинационных

15 сумматорах столбцов соответствует выполнению операции ((уо(д) S; „@ и > Ï

Суммирование для каждого элементарного излучателя на соответствуюАМ сумматоре, f(X.(sl)Sin Yh j>

20 и СVp/P)SiNS.Èöj и выделейне 1( старших разрядов дробной части суммы для управления фазовращателями обеспечивает вычисление: фазы согласно формуле (,1) с большой; точностью.

25 Для изменения положения луча антенной решетки подается сигнал сброса на вход 15 сброса и описанный процесс вычислений повторяатся для

I новых значений Ч, ф, а если есть

30 необходимость то и новых значений

Хоь 9 Ч4 3.

Микропроцессоры выполняются на схеме К580ИК80. Блоки 21,сопряжения выполняются на схеме К580ИК55.

Буферные регистры выполняются на схеме К589ИР12. Блок 22 постоянной памяти выполняется на схеме К586РЕ1 г

Первый координатный, буферные регистры выполняются на интегральной схе40 ме К155ИР13.

120679 7

1206797

1206797

28 гв

Составитель А.Ушаков

Техред Т.Дубинчак

Корректор А.Зимокосов

Редактор П.Косей

Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4,Заказ 8715/51 Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5 е