Устройство управления регенерацией памяти в двухмашинной системе

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) 1 1 А (51) ф G 06 F 13/00 (21) 3789190/24-24 (22) 27.07.84 (46) 15.02.86. Бюл.й 6 (71) Ордена Ленина институт кибернетики им. В.М.Глушкова (72) Н.M.Àáàêóìîâà,А.M.Вербовский, .

Н.С.Зеленский,Э.К.Капуловская, А.Г.Кухарчук и Л.А.Струтинский (53) 681.32 (088.8) (56) Авторское свидетельство СССР

9 842825, кл. G 06 F 15/16, 1979.

Патент .ГДР 9 147883, кл. С 06

F 13/00, опублик. 1981., (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ПАМЯТИ В ДВУХМАШИННОЙ

СИСТЕМЕ, содержащее два счетчика и два блока управления, причем каждый блок управления содержит два триггера, два элемента НЕ, элемент И-НЕ и первый элемент И, информационные входы первых триггеров первого и второго блоков управления подключены к шине нулевого потенциала,синхровходы вторых триггеров первого и второго блоков управления подключены к входу тактовых импульсов устройства, выходы первь х элементов

НЕ первого н второго блоков управления подключены соответственно к первым входам элементов И-НЕ первого и второго блоков управления, отличающее с я тем, что, с целью повышения быстродействия, оно дополнительно содержит два дешифратора, а каждый блок управления дополнительно содержит второй элемент И, причем вход тактовых импульсов устройства подключен к первым входам первых элементов И первого и второго блоков управления, вторые входы которых подключены соответственно к выходам элементов И-НЕ первого и второго блоков управления, выход элемента И первого блока управления подключен к счетному входу первого счетчика, выходы младших и старших разрядов которого подключены соответственно к входу первого дешифратора и к первому выходу адреса регенерации устройства, выход элемента И второго блока управления подключен к счетному входу второго счетчика, выходы младших и старших разрядов которого подключены соответственно к входу второго дешифратора и к второму выходу адреса регенерации устройства, входы признаков готовности к регенерации первого и второго блоков памяти подключены соответственно к первым входам вторых элементов И первого и второго блоков управления, первый и второй выходы признака регенерации устройства подключены к выходам вторых триггероВ соответственно первого и второго блоков управления, вход признака режима работы устройства подключен к вторым входам элементов И-НЕ первого и второго блоков управления, выход первого дешифратора подключен к третьему входу элемента И-НЕ первого блока управления, синхровходу первого триггера первого блока управления и вхо-ду первого элемента НЕ второго блока управления, выход второго дешифратора подключен к третьему входу элемента И-НЕ второго блока управления, синхровходу первого триггера второго блока управления и входу первого элемента НЕ первого блока управления, выходы первых триггеров первого и второго блоков управления подключены соответственно к вторым входам вторых элементов И первого и второго блоков управления, выходы которых подключены соответственно к информационным входам вточ

211741 рых триггеров первого и второго блоков управления, выходы которых соответственно через вторые элементы НЕ первого и второго блоков управления подключены соответственно к входам установки в единицу первых триггеров первого и второго блоков управления.

Изобретение относится к вычислительной технике и может быть использовано в двухмашинных системах для управления регенерацией динамической памяти.

Целью изобретения является повышение быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство содержит первый 1.1 и второй 1.2 выходы требования регенерации устройства, первый 2. 1 и второй 2.2 выходы адреса регенерации устройства, элементы НЕ 3.1 и 3.2, триггеры 4.1 и 4.2, элементы И 5.1 и

5.2, триггеры 6.1 и 6.2, дешифраторы 7. 1 и 7.2, счетчики 8. 1 и 8.2, вход 9 тактовых импульсов устройства, элементы НЕ 10.1 и 10.2, элементы

И-НЕ 11. 1 и 11.2, элементы И 12. 1 и

12.2, входы признаков готовности первого 13.1 и второго 13.2 блоков памяти устройства, вход 14 признака

1 режима работы устройства, первый 15.1 второй 15.2 блоки управления, выхо ды младших разрядов 16. 1.и 16.2 и старших разрядов 17.1 и 17.2 счетчиков 8.1 и 8.2.

Устройство работает следующим образом.

Устройство позволяет осуществлять управление регенерацией как в асинхронном, так и в синхронном режимах работы двухмашинной системы. В синхронном режиме на входе 14 устройства устанавливается уровень логичес-. кой единицы.

Счетчики 8:1 и 8.2 — циклические.

Выход младших разрядов счетчика подключен к входу дешифратора, выход старших разрядов — к выходу адреса регенерации устройства. Разрядности выходов младших и старших разрядов определяются исходя из соответственно требуемого периода регенерации и количества регенерируемых строк.

Сигналы на выходах дешифраторов

7.1 и 7.2 появляются, если на выходах 16.1 и 16.2 появляется нулевой код.

В асинхронном режиме элементы И

12 ° 1 и 12.2 открыты сигналом высокого уровня с выхода элементов И-НЕ

11. 1 и 11 2 соответственно и тактовые импульсы через элементы И 12.1 и 12.2 поступают на счетные входы счетчиков 8.1 и 8.2, которые работают асинхронно.

При нулевом коде на выходе 16.1 сигнал с выхода дешифратора 7.1 ус,танавливает .в "0" триггер 4.1 Единица с инверсного выхода триггера 4.1 поступает на первый вход элемента И

5.-1. При наличии высокого уровня на входе 13. 1, что свидетельствует о готовности первого блока памяти,на выходе элемента И 5.1 появляется ло25 гическая единица. По очередному ,тактовому импульсу триггер 6.1 устанавливается в "1" и на выход 1.1 поступает сигнал требования регенерации.

Сигнал с выхода триггера 6.1 через элемент НЕ 3. 1 устанавливает в "1" триггер 4.1 ° Логический нуль с инверсного выхода триггера 4.1 приводит к появлению логического нуля на информационном входе триггера 6.1 и по очередному тактовому импульсу триггер 6.1 устанавливается в "0".

Аналогичным образом сигнал требования регенерации вырабатывается и на выходе 1.2.

Рассмотрим работу устройства в синхронном режиме.

ВНИИПИ Заказ 642/54 Тираж 673 Подписное

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4

3 1211

На выходе 14 появляется логическая единица. Предположим, что сигнал на выходе дешифратора 7.1 поя,вился раньше, чем сигнал на выходе дешифратора 7.2. Сигнал с выхода дешифратора 7.1 заблокирует прохождение тактовых импульсов через элемент И 12. 1 на счетный вход счетчика 8.1

При этом на вход счетчика 8.2 продолжают поступать тактовые импульсы . через открытый сигналом с выхода элемента И-НЕ 11.2 элемент И 12.2.

При появлении нулевого кода на выходе 16.2 счетчика 8.2 дешифратор 7.2 вырабатывает сигнал высокого уровня.

Сигнал с выхода дешифратора 7.2 через элемент HE 10.1 устанавливает на выходе элемента И-НЕ 11.1 логическую

741 4 единицу, которая открывает элемент.

И 12.1. Тактовые импульсы поступают на счетный вход счетчиков 8.1 и 8.2 синхронно.

Аналогичным образом устройство работает и в том случае, когда сигнал на выходе дешифратора 7.2 появился раньше, чем сигнал на выходе дешифратора 7. 1.

Синхронная работа счетчиков 8.1 и

8.2 приводит к синхронному появлению сигналов требований регенерации на выходах 1.1 и 1.2, При этом состояние выходов 17.1 и 17.2 счетчиков 8.1 и 8.2 может быть различно, т.е. на выходах 2.1 и 2.2 формируются различные адреса регенерируемых строк памяти.