Устройство для тестового контроля больших интегральных схем

 

Изобретение относится к области вычислительной техники, а именно к средствам для автоматического контроля микропроцессорных больших интегральных схем. Целью изобретения является повышение коэффициента использования оборудования и достоверности контроля. Цель достигается за счет введения в устройство, содержащее накопитель входных воздействий, блок сравнения, эталонный блок, блок микропрограммного управления, блок индикации и блок памяти, второго блока сравнения, мультиплексора, блока формирования адресов операндов, блока формирования адресов команд и блока регистров, осуществляющих более гибкий механизм формирования тестовых последовательностей. 9 ил. с S (Л го 00 со о

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (S»4 G 06 F 11/26

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ, (21) 3783579/24-24 (22) 25.08.84 (46) 15.03.86.Бюл. N 10 (71) Специальное конструкторское бюро вычислительной техники

Института кибернетики АН ЭССР (72) Т.В.Лохуару и P È.P.Óáàð (53) 681.3 (088.8) (56) Патент США У 3614,608 кл. 324-73, опублик.1972.

Авторское свидетельство СССР

9 798841, кл. G 06 F 11/00, 1978. (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ БОЛЬ1ПИХ ИНТЕГРАЛЬНЫХ СХЕМ

{57) Изобретение относится к области вычислительной техники, а именно к средствам для автоматичес„„SU„„1218390 кого контроля микропроцессорных больших интегральных схем. Целью изобретения является повышение коэффициента использования оборудования и достоверности контроля.

Цель достигается за счет введения в устройство, содержащее накопитель входных воздействий, первый блок сравнения, эталонный блок, блок микропрограммного управления, блок индикации и блок памяти, второго блока сравнения, мультиплексора, блока формирования адресов операндов, блока формирования адресов команд и блока регистров, осуществляющих более гибкий механизм формирования тестовых последовательностей.

9 ил.

1218390

Изобретение относится к вычислительной технике, а именно к средствам для автоматического контроля микропроцессорных больших интегральных схем и других цифровых обьектов.

Целью изобретения является повышение коэффициента использования оборудования и достоверности контроля.

На фиг.l показана структурная схема устройства; на фиг.2 — структурная схема блока формирования адресов команд; на фиг. 3 — структурная схема блока формирования адресов операндов; на фиг.4 структурная схема блока регистров; на фиг.5 — вариант построения блока микропрограммного управления; на фиг.6 — блок-схема 1алгоритм) работы блока управления.

Устройство для автоматического контроля БИС содержит блок 1 формирования адресов команд, блок 2 формирования адресов операндов, блок 3 регистров, накопитель 4 входных воздействий, эталонный блок 5, первый блок 6 сравнения, второй блок 7 сравнения, блок 8 микропрограммного управления, мультиплексор 9, блок 10 индикации и блок 11 памяти с входом 12 для ввода в устройство тестовой информации.

В процессе контроля к устройству будет подключен контролируемый блок

13 (БИС) .

Блок 1 (фиг.2) содержит первый регистр 14, предназначенный для хранения адреса выполняемого теста, второй регистр 15, предназначенный для хранения начального адреса текущей циклически выполняемой тест-программы, первый счетчик 16 для адресации вариации (данные, используемые для варьирования тестпрограммы), мультиплексор 17, выбирающий между регистрами 14 и 15, и второй счетчик 18 для адресации команд тест-программы.

Блок 2 (Фиг.3) содержит первый регистр 19, предназначенный для хранения начального адреса циклически используемого массива операндов, второй регистр 20 для хранения приращения базового адреса операндов, третий регистр 21 для хранения конечного адреса массива операндов, четвертый регистр 22 для хранения базо5 l0

% вого адреса операндов, сумматор 23, предназначенный для вычисления исполнительных адресов операндов и модификаций базовых адресов операндов, и схему 24 сравнения, предназначенную для определения момента окончания текущего цикла тестпрограммы с заданным массивом операндов.

Блок 3 регистров тестовой информации содержит регистр 25, предназначенный для принятия и хранения команд (кодов операции и управляющей информации для устройства, а также команд и операндов, входящих в тестовую информацию), регистр 26, предназначенный для принятия и хранения вариаций (данных, используемых для циклического варьирования команд в тест-программе), и мультИплексор

27, предназначенный для коммутации содержания регистров 25 и 26 на вход накопителя 4 входных воздействий °

На фиг.5 показан один возможный вариант выполнения блока 8. Блок 8 микропрограммного управления содержит блок ПЗУ 28, предназначенный для хранения микропрограммы алгоритма работы всего устройства, регистр

29 для хранения микрокоманд, мультиплексор 30 для коммутации сигналов логических условий, мультиплексор

31 для выбора адресов следующей микрокоманды, регистр 32 для хранения адреса микрокоманды, инкрементор 33, предназначенный для прибавления единицы к адресу текущей . микрокоманды, и генератор 34 синхронизации. Ячейку ПЗУ 28 и регистра

29 микрокоманды содержат 40 разрядов, Разряды 1-28 регистра 29 являются управляющими выходами блока

8 управления, подключенными к соответствующим управляющим входам блоков 1,2,3,4,6,9,10 и 11 (см. фиг.l) . Разряд 29 подключен к первому управляющему входу мультиплексора

31, 30-й разряд подключен к управляющему входу генератора 34, разряды 31-34 подключены к управляющим входам мультиплексора 30 и разряды

35-40, предназначенные для задания адресов перехода в микропрограмме, подключены к первому информационному входу мультиплексора 31.

В табл,l представлено содержимое ЛЗУ микропрограммы в блоке уп12! 8390 равления 8;. в табл. 2 — управляющие сигналы, вырабатываемые блоком 8; в табл. 3 — сигналы условий, используемые блоком 8.

Информационные входы одноразрядного мультиплексора 30 (фиг.5) являются входами блока 8 управления, соединенными с соответствующими выходами блоков 6,7 2 (24), 3(26) и 3(25), à его выход подключен к второму управляющему входу мультиплексора 31. Значение. 4-разрядного кода на управляющих входах мульти. плексора 30 определяет, по какому каналу передается сигнал логического условия на выход. Коду 0000 соответствует передача константного нуля (соответствующий информационный вход мультиплексора 30 заэемлен), кодам 0001 †10 соответствуют передачи сигналов Х1-Х„„, а коду 1111 — передача константной единицы (соответствующей информационный вход мультиплексора 30 соединен с источником питания). Мультиплексор 31 предназначен для передачи очередного следующего адреса микрокоманды к адресному входу ПЗУ 28 микропрограммы. По первому информационному входу мультиплексора 31 передается адрес, заданный в микропрограмме, из разрядов 35-40 регистра 29 микрокоманды (в случае единичного сигнала на выходе мультиплексора 30) . По второму информационному входу мультиплексора 30, который является входом блока 8 управления и соединен с разрядами

7-9 второго выхода регистра 25 (см.табл.3), передается поле кода операции Х, . В случае единичного сигнала в 29-м разряде регистра 29, поле Х заменяет младшие 3 разряда адреса, передаваемого по первому информационному входу мультиплексора 31 . Третий информационный вход мультиплексора 31 соединен с выходом регистра 32 для передачи инкрементированного адреса микрокоманды (в случае нулевого сигнала на выходе мультиплексора 30) . Таким образом, при коде 0000 на управляющих входах мультиплексора 30 реализуется естественный переход в микро° программе (переход к микрокоманде в следующей ячейке), при коде 111! реализуется безусловный переход по адресу в разрядах 35-40 регистра 29

ЭО

<5 может быть заранее количественно

55!

О

20 микрокоманды, а при остальных кодах 0001-1011 реализуется условный переход, соответственно значениям сигналов условий Х< — Х 1. Выход мультиплексора 31 подключен к адресному входу ПЗУ 28 микропрограммы и к входу инкрементора 33, выход которого соединен с информационным входом регистра 32. Выход ПЗУ 28 микропрограммы подключен к информационному входу регистра 29, а управляющие входы регистров 29 и 32 подключены к выходу генератора 34 синхронизации.

Алгоритм работы блока 8 управления изложен в виде блок-схемы на фиг.6, а также микропрограммы в табл. 1, записанной в ПЗУ 28 микропрограммы. Управляющие сигналы, заданные в операторных вершинах блоксхемы алгоритма (фиг.6), описаны в табл.2, где каждому сигналу !(; сопоставлен номер и разряд выхода блока 8 управления, являющегося источником этого сигнала, номер блока, которым этот сигнал управляет (например 25(3) — субблок 25 в блоке 3), а также выполняемое под управлением этого сигнала действие.

Сигналы логических условий Х (J — 1-12), заданные в условных вершинах блок-схемы алгоритма, описаны в табл.3, где каждому сигналу сопоставлен номер и разряд (или разряды) входа блока 8 управления, номер блока, являющегося источником этого сигнала, и характеристика логического условия представляемого этим сигналом.

Сущность изобретения состоит в следую цем .

Во-первых, в предлагаемом устройстве используются детерминированные тесты, гарантирующие необходимую достоверность контроля, которая задана и проверена в процессе предварительного машинного генерирования тестов. Такое генерирование тестов вполне автоматизируемо и не требует высококвалифицированного труда.

Во-вторых, с целью сокращения необходимого объема памяти, требуемого для хранения детерминированных тестов, тем .самым и уменьшения времени, требуемого для проверки БЙС за счет минимизации объема вводимых в утройство данных, применен струк1218390 турированный способ сопоставления и задания в память устройства данных,необходимых для сопоставления конкретных тестовых последовательностей. В этом случае реалъные тестовые последовательности, воздействующие на контролируемый БИС, генерируются самим устройством в реальном времени. Структурирован ная тестовая информация (данные для составления тестов) может быть задана в устройство в довольно сжатой форме, а генерируемые по ней реальные тестовые последовательности могут быть очень длинными.

При определении структурированной тестовой информации проверяемая БИС условно разделяется на внутренние модули, доступ к которым обеспечивается с помощью соответствующих команд. Контроль БИС заключается в проверке функционирования внутренних условных модулей. Для контроля каждого модуля устройство составляет тест-программу, состоящую иэ команд ввода необходимых операндов для приведения контролируемого объекта в нужное для проверки исходное. состояние, иэ команд, предназначенных для испытания данного модуля, и из команд, необходимых для транспортировки реакций модуля на контролируемый выход ббъекта. Для обеспечения необходимой полноты проверки полученную тест-программу в общем случае необходимо выполнять многократно с различными операндами, приводящими контролируемый объект в различные исходные состояния.

Поэтому к тест- программе необходимо добавить массив операндов, используемых поочередно при циклическом выполнении программы.

Далее для обеспечения полного контI роля модуля необходимо варьировать сигналы возбуждения на входе модуля при проверке его, Из вышеизложенного следует, что конкретный детерминированный тест для проверки модуля может быть задан в виде единственной тест-программы и некоторого массива данных, используемых для варьирования программы при его циклическом выполнении, т.е. конкретный детерминированный тест генерируется устройством на

t5

55 на основе циклического выполнения тест-программы, предназначенной для контроля модуля, с разными операндами и с разными сигналами возбуждения.

Таким образом, открывается принципиальная возможность организации стандартных циклов тест-программ, где циклически изменяемыми компонентами являются как сами команды, так и данные (операнды), используемые этой тест-программой. Стандартизация циклов позволяет организовать тест, подаваемый на входы БИС, при помощи этих трех частей структурированной тестовой информации: сама тест-программа, массив операндов и массив "вариаций" программы. К этому должна быть естественно добавлена управляющая информация (алгоритм/, необходимая для аппаратной организации циклического выполнения тестпрограммы.

Генерирование тестовых последовательностей, которыми воздействуют на контролируемый объект, происходит в, два этапа. На первом этапе (при по- мощи соответствующего программного обеспечения) устройством генерируются массивы операндов и массивы вариаций, а также тест-процедуры тест-программы, т.е. все составные части, необходимые для дальнейшего циклического выполнения тест-программы. Указанные данные вводятся в память устройства.

На втором этапе происходит алгоритмическая генерация реальных тестовых воздействий на базе введенной упомянутой тестовой информации. Алгоритмическая генерация происходит аппаратным путем стандартным образом. Специального ручного программирования на алгоритмическую генерацию тестов, как это имеет место в устройстве-прототипе, в предлагаемом устройстве не требуется. Кроме того, реализуемый в предлагаемом устройстве подход к аппаратному выполнению алгоритмического генерирования тестовых воздействий на контролируемый объект применим и для такого широкого класса БИС, которые сами непрограммируе»

1 мы и для которых, следовательно, неприменим алгоритмический способ. тестирования.

Устройство работает следующим образом.

1218390 8

20

40

До начала работы в блок 11 памяти через вход 12 вводится снаружи тестовая информация, состоящая из последовательности тестов, причем в каждый тест входит управляющее слово, тест-программа, массив "вариаций". и массив операндов. В управляющее слово входит адрес следующего теста, начальйый адрес тестпрограммы, начальный. адрес массива

"вариаций", начальный адрес массива операндов, приращение для массива операндов и конечный адрес операндов.

После запуска устройства, согласно блок-схеме алгоритма, приведенной на фиг.6, начинает работать блок

8 управления, а также блок 3 регистров тестовой информации, прочитывая тестовую информацию из блока

11 памяти. По адресу, хранимому в счетчике 18, в начале работы устройства он устанавливается в нулевое состояние (шаг Ш1 алгоритма), затем в ходе работы устройства он будет загружен или нз регистра 14 (шаг 34 алгоритма), или из регистра 15 (шаг 35), происходит чтение очеред ного слова из блока 11 памяти в регистр 25 (шаг Ш2) . Слово состоит из кода операции и тестовой информации. Код операции выдается через второй выход регистра 25 в блок

8 управления. Тестовая информация выдается через первый выход регистра 25, и она может представить адрес из управляющего слова теста (при Х = 1), тестовое воздействие (при Х = О) или адрес операнда (при Х = 1) . Этим операциям соответствуют шаги ШЗ и Ш5 алгоритма.

В начале выполнения теста управляющее слово теста распределяется по регистрам 14,15.19,20 и счетчику 16 (шаги Ш4-Ш14 алгоритма) .

По адресу, записанному в счетчик 18 происходит чтение из блока 11 памяти управляющего слова вариации и запись его .в регистр 26 (шаг Ш9 алгоритма) . Управляющее слово вариации состоит иэ тестового воздействия и адреса слова в тест-программе, которое должно быть подвергнуто варьированию. Сравнение этого адреса с

° текущими адресами выполняемой тестпрограммы происходит в блоке 7 сравнения (шаг Ш16 алгоритма>. Регистр 22 загружается базовым адресом

55 операндов, хранимых в регистре 19 (шаг 11112 алгоритма).

При выполнении тест-программы, тестовые воздействия из регистра 25 через мультиплексор 27 передаются в накопитель 4,(шаг Ш19 алгоритма) .

Формированные входные сигналы подаются на контролируемый 13 и эталонный 5 блоки. Если тестовая информация в регистре 25 представляет собой адрес операнда (Х = 1), то последний передается в сумматор 23 для вычисления исполнительного. адреса, который используется для чтения иэ блока 11 памяти нужного операнда (шаг Ш8 алгоритма), Последний принимается в регистр 25 и передается в качестве очередного тестового воздействия в накопитель

4 (шаг Ш19 алгоритма). В случае сигнала из блока 7, означающего равенство адреса, хранимого в регистре

26, и текущего адреса выполняемой тест-программы (X = 1), тестовое воздействие берется из регистра 26 и передается через мультиплексор 27 в блок 4 (шаг Ш17 алгоритма) .

В процессе приложения тестовых воздействий (при Х = О, шаг Ш20 алгоритма) к входам контролируемого 13 и эталонного 5 блоков сигналы с их выходов сравниваются в блоке 6 сравнения (шаги Ш2! и Ш22 алгоритма).

Блок 8 управления опрашивает результаты сравнения (шаги PI23 и Ш25 алгоритма). При обнаружении несоответствия (ненсправнрСти блока 13), т.е.

Х = I, блок Ы управления останавливается и блок 10 индикации сигнализирует об этом (шаги Ш25 и Ш 26 алгоритма).

При завершении тест-программы и при соответствии выходных сигналов блоков 13 и 5 (Х „ = О, шаг Ш27 алгоритма) в счетчике IS восстанавливается начальный адрес программы, а в сумматоре 23 путем прибавления приращения из регистра 20 к содержанию регистра 22 определяется новый базовый адрес операндов 1шаг Ш29, алгоритма) . Затем тест-программа выполняется снова аналогично вышеописанному.

Окончание текущего цикла тестпрограммы определяется сигналом схемы 24 сравнения (Х 1, шац Ш28, алгоритма), которая фиксирует равен" ство базового адреса операндов и

1218390

1О

15 формула изобретения40

Устройство для тестового контроля больших интегральных схем, содержащее накопитель входных воздействий, первый блок сравнения, эта- 45 лонный блок, блок микропрограммного управления, блок индикации и блок памяти, причем первый выход блока микропрограммного управления соединен с управляющим входом блока 50 памяти, информационный вход которого является входом тестовой информации устройства, второй выход блока микропрограммного управления соединен с управляющим входом первого блока 55 сравнения, выход которого соединен с первым входом логических условий блока микропрограммного управления, конечного адреса массива операндов. 1

При этом в регистре 22 восстанавливается адрес массива операндов путем

его чтения из регистра 19. По адресу, хранимому в счетчике 16, происходит чтение из блока 1:1 памяти следующего управляющего .слова ва/ риации и передача его в ре.гистр 26 (шаги ШЗ! и Ш32 алгоритма). Затем тест-программа выполняется снова аналогично вышеописанному.

Тест завершен, если управляющее слово вариации содержит признак конца массива вариации (Х„„ = 1, шаг ШЗО алгоритма) . Чере.з третий выход регистра 26 этот признак передается в блок 8 управления, При ,наличии в коде операции, хранимом в регистре 25, признака конца провер. ки (Х,= О, шаг ШЗЗ алгоритма) работа устройства завершена и блок 8 управления приостанавливается (шаг 11135 алгоритма) . В противном случае устройство переходит к выполнению следующей тест-программы, адес которой был зафиксирован в регистре 14 и передается теперь в счетчик 18.

Устройство обеспечивает организацию циклов с глубиной один (по 30 массиву операндов или по массиву

"вариаций",) а также с глубиной два.

В последнем случае заданная программа будет циклически модифицироваться согласно массиву "вариаций", а 35 каждая модификация программы будет циклически выполняться с разными операндами. а первый и второй информационные входы — соответственно с выходами контролируемой большой интегральной схемы и эталонного блока, входы, которых соединены с информационным выходом накопителя входных воздействий, разрешающий вход которого соединен с третьим выходом блока микропрограммного управления, четвертый выход которого соединен с входом блока индикации, о т л и— ч а ю щ е е с я тем, что, с целью повышения коэффициента использования оборудования и достоверности контроля, в устройство введены второй блок сравнения, мультиплексор, блок формирования адресов операндов, блок формирования адресов команд и блок регистров, причем пятый выход блока микропрограммного управления соединен с управляющим входом мультиплексора, первый, вто— рой и третий информационные входы которого соединены соответственно с первым и вторым выходами блока формирования. адресов команд и информационным выходом блока формирования адресов операндов, а выход соединен с первым входом схемы сравнения и адресным входом блока памяти, информационный выход которого соединен с информационным входом блока регистров, первьп и второй информационные выходы которого соединены соответственно с вторым входом второго блока сравнения и информационными входами блоков формирования адресов операндов и команд, управляющие входы которых соединены соответственно с шестым и седьмым выходами блока микропрограммного управления, второй и третий входы логических условий которого соединены соответственно с выходом схемы сравнения и выходом окончания цикла блока формирования адресов операндов, третий информационный выход блока регистров соединен с информационным входом накопителя входных воздействий, четвертый и пятый выходы и управляющий вход блока регистров соединены соответственно с входами кода операций и кода модификации адреса и восьмым выходом блока микропрограммного управления, причем блок формирования адресов команд содержит два регистра, два счетчика, мультиплексор, информационные входы

1218390

12 первого и второго регистров и первого счетчика образуют информационный вход блока, а их управляющие входы и управляющий вход мультиплексора образуют управляющий вход блока формирования адресов команд, в котором первый и второй информационные входы мультиплексора соединены с выходами первого и второго регистров а выход соединен с входом второго счетчика, выход которого и выход первого счетчика являются соответственно первым и вторым выходами блока формирования адресов команд, а блок формирования адресов операндов содержит четыре регистра, сумматор и схему сравнения, при этом в блоке формирования адресов операндов информационные входы первого, второго и третьего регистров и пер вый информационный вход сумматора образуют информационный вход блока, выходы первого, второго и третьего регистров соединены соответственно

5 с первым информационным входом четвертого регистра, вторым информационным входом сумматора и первым инфор1 мационным входом схемы сравнения, I второй информационный вход которой

10 и третий информационный вход сумматора соединены с выходом четвертого регистра, выход сумматора соединен с вторым информационным входом четвертого регистра и является инЧ

15 формационным выходом блока, уп равляющие входы первого — четвертого регистров и сумматора образуют управляющий вход блока формирования адресов операн20 дон.

) 218390

1218390

В Ol и

t0

Н М е о

1 й

) к

СЧ

1 il Ю{

I 1 Щ о! о {,)0 Х< W о

1 а о< юъ а<,де< и

< 1

I I 1 1

11 Х<

I0 I

l> <

1 {й(й{ I

1ΠO1—

I8

1218390

Таблица 2

Выход бл. 8

Выполняемое действие

Управляемый блок

Управляющий

Но- Размер ряд сигнал

3 1

4 1

10 у3

5 1

Уб

14(1) 8 программы

15 (1) 9

16 (1) счетчика вариаций

y„o

16 (1) У

17 (1) 9 1

17(! ) У

17 (1) из бл. 15

17 (1) 19 (2) У 16

У17

20(2) Загр, длины массива адреса конца

21 (2) Загр, 22 (2) У19

Загр. новой базы

22 (2) 23 (2) 14 1

У,„

23 (2) Вычисл, новой базы

25 (3) 15 1

25 (3) Загрузка операнда

1 1

6 1

7 1

8 1

10 1

11

l2 1

Управляющие сигналы блока управления

Загрузка тестовых сигналов

Блокирование тестовых сигналов (при У =О)

Индикация неисправности

Индикация окончания работы

Выбор адреса: а) команды (при У9 =1, У =О); б) вариации (при У =О, Уб=l ); в) операнды (при У3 =1, Уб =1) Чтение из памяти (выход "Разрешение" ) Загрузка адреса начала теста

"+1" в счетчик вариаций

Уст. "О" в счетчик программы

Загр. счетчика прогр. из бл, 14

3arp. адреса начала операндов

Загр. начальной базы операндов

Вычисл. исполн. адреса -"Загрузка новой команды

1218390.

Выполняемое действте

Выход бл. 8

РазНомер ряд

26 (3) 25, 27 (3) У 26 вариации

° 1

27 (3) У2т

2 1

У28

31(8) 34 (8) Таблица 3

Сигна- Источник

Содержание сигнала

Вход бл. 8 лы

Но- Размер ряд

Бл. 6

Бл. 6

Бл. 7 х

Бл. 24(2) Признак конца цикла операндов

3 1

Бл. 25 (3) Х 5

Бл, 25(3) Признак конца проверки

Х, Бл. 25 (3) 7

Вид адресации:

Бл. 25(3) Бл. 25 (3) 9

Бл. 25 (3) Х 1О

16 1

17 1

Внут-— ри бл. 8

Управляющий сигнал

Управляемый блок

Продолжение табл.2

Загрузка вариации

Передача из регистра команды

Блокирование результата теста (при У О)

Дополнение адреса кодом условия

Останов блока управления

Сеанс между объектом и тестером реализован (при Х =О) Результат текущей проверки: а) Х2=0 - неисправности нет1 б) X =l — есть неисправность

Требуется вариация программы

Требуется загрузка управляющих регистров а) X = 0 - непосредственная информация;. б) X > 1 - адресная информация

Требуется реализация сеанса (при Хя О) Требуется блокировка блока сравнения

Признак конца тест-программы (при Х = O) 22

1218390

Продолжение табл.3

Содержание сигнала

Вход бл. 8

Сигна- Источник лы

Но- Размер ряд

Бл. 25(3) Адрес управляющего регистра

7-9 х12

a) Х =000 б) х =001 в) Х„= 010 г) Х1р=01 1 рег. начала теста; программы; счетчик вариаций;

per. адреса начала операндов;

per. длины массива операндов; рег, адреса конца операндов д) х1 =100 е) Х =101

Х „Бл. 26 (3) Приэнак конца цикла вариаций

)2l8390

Ж & 87 9) д». 8(H)

A & Ю/РФ

4ю Р/Рф

3ю gj9g)

pg Жк В/Р9)

3 & g(JQЛ)

Ьбз.1и 2(14,1116,Я20,0,Ц д &.4 ь ю.г(гю)

8&7 ап». г(юо)

49 & ЮфУ) 1218390

Ф» д».б

eе. 1

Ю» б» 2/24) е д». Z(2l) d д». J(27) б д» Ю(7Ю б д».,У/Л) б д». 2(2J) е д» 2/22)

8 dir. 2(71) б д». 2/20) бд».7 6 . б д». 1(Ю) б д». 1/1Х) б d». 1/14) б&У б g».10 б д». 6 б д». 11

//» д»,1(2д7

Фи .б

ВНИИПИ Закаэ 1133/57 Тираж 673 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4