Запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к микроэлектронным устройствам памяти на полупроводниковых приборах. Целью изобретения является повышение быстродействия запоминающего устройства (ЗУ). Элементы памяти ЗУ выполнены на двух двухэмиттерных транзисторах л-типа и двух транзисторах р-типа. Сигналы, управляющие работой ЗУ в режимах записи и считывания, проходят через управляющие элементы, каждый из которых состоит из транзистора га-типа и транзистора р-типа, включенных аналогично соответствующим транзисторам элементов памяти . Благодаря этому транзисторы управляющих элементов и элементов памяти работают в идентичных режимах, что позволяет снизить разность потенциалов между узловыми точками элемента памяти, характеризующую быстродействие ЗУ. 1 ил. (Л Ю оо ас ел о:

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 цд 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3648554/24-24 (22) 04.10.83 (46) 15.06.86. Бюл. № 22 (71) Московский институт электронной техники (72) И. О. Шурчков, А. Г. Сергеев, Ю. А. Парменов, В. Н. Савенков, В. А. Неклюдов, О. М. Лавриков и О. А. Мызгин (53) 681.327.66 (088.8) (56) Валиев К. А., Орликовский А. А. Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах.

М.: Советское радио, 1979, с. 159 — 168.

Патент США № 4387445, кл. G 11 С 11/40, опублик. 07.06.1983. (56) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к микроэлект„,SU„„1238156 ронным устройствам памяти на полупроводниковых приборах. Целью изобретения является повышение быстродействия запоминающего устройства (ЗУ) . Элементы памяти ЗУ выполнены на двух двухэмиттерных транзисторах п-типа и двух транзисторах р-типа. Сигналы, управляющие работой

ЗУ в режимах записи и считывания, проходят через управляющие элементы, каждый из которых состоит из транзистора п-типа и транзистора р-типа, включенных аналогично соответствующим транзисторам элементов памяти. Благодаря этому транзисторы управляющих элементов и элементов памяти работают в идентичных режимах, что позволяет снизить разность потенциалов между узловыми точками элемента памяти, характеризующую быстродействие ЗУ. 1 ил.

1238156

Изобретение относится к вычислительной технике, в частности к микроэлектронным устройствам памяти на полупроводниковых приборах.

Целью изобретения является повышение быстродействия запоминающего устройства (ЗУ).

На чертеже представлена электрическая схема предлагаемого устройства.

Запоминающее устройство содержит матрицу элементов памяти 1, группу разрядных усилителей 2, первый и второй управляющие элементы 3 и 4, выполненные на транзисторах и-типа, первый и второй компенсирующие элементы 5 и 6, выполненные на транзисторах р-типа, группу источников тока 7, первый 8 и второй 9 источники тока. На чертеже показана также шина выработки 10, первая 11 и вторая 12 разрядные шины, первый

13 и второй 14 выходы считывания устройства, первый 15 и второй 16 управляющие входы устройства. Элемент памяти 1 состоит из первого 17 и второго 18 двухэмиттерных транзисторов и-типа и первого 19 и второго 20 транзисторов р-типа. Разрядный усилитель 2 состоит из первого 21 и второго 22 транзисторов и-типа.

Устройство работает следующим образом.

При считывании информации на одну из шин 10 поступает импульс напряжения амплитудой Ui, а на управляющих входах 15 и 16 устанавливаются равные потенциалы U .

При этом на базах транзисторов 21 и 22 устанавливаются равные потенциалы U3. Если, например, в выбираемом элементе памяти транзистор 18 включен, а транзистор 17 выключен, то потенциал базы транзистора 18

U4 выше, а потенциал базы транзистора 17 ниже потенциала U . При этом ток, задаваемый в разрядную шину 12, поступает в транзистор 18, а ток, задаваемый в разрядную шину 11, поступает в транзистор 21 и на выход считывания 13. Разность токов, протекающих на выходах считывания 13 и 14, характеризует сигнал считываемой информации.

Транзисторы 5 и 6 и транзистор 20 (или 19), а также транзистор 3 и 4 и транзистор 18 (или 17) работают в идентичных режимах насыщения, что позволяет сократить величину разности потенциалов U4 и Уд, характеризующую быстродействие устройства.

При записи устройство работает аналогич10

l5

Зо

45 ным для известных ЗУ образом. Например, потенциал на управляющем входе 16 и соответственно на базе транзистора 21 понижается, а на входе 15 и соответственно на базе транзистора 22 повышается. При этом транзистор 17 включается, а транзистор 18 выключается.

Формула изобретения

Запоминающее устройство, содержащее матрицу элементов памяти, каждый из которых состоит из первого и второго двухэмиттерных транзисторов и-типа, базы и коллекторы которых перекрестно соединены, и первого и второго транзисторов р-типа, базы и коллекторы которых соединены с коллекторами и базами соответствующих двухэмиттерных транзисторов и-типа, первые эмиттеры которых в каждом столбце матрицы подключены соответственно к первой и второй разрядным шинам, эмиттеры транзисторов р-типа в каждой строке матрицы подключены к соответствующей шине выборки, группу источников тока, первый вывод каждого из которых соединен с вторыми эмиттерами двухэмиттерных транзисторов и-типа элементов памяти соответствующей строки матрицы, а второй вывод подключен к шине нулевого потенциала, разрядные усилители, каждый из которых состоит из первого и второго транзисторов и-типа, эмиттеры которых соединены с разрядными шинами соответствующего столбца матрицы, а коллекторы являются первым и вторым выходами считывания устройства, первый и второй источники тока и первой и второй управляющие элементы, каждый из которых выполнен на транзисторе и-типа, эмиттер которого соединен с базами соответствующих транзисторов и-типа разрядных усилителей и с первым выводом соответствующего источника тока, второй вывод которого соединен с шиной нулевого потенциала, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит первый и второй компенсирующие элементы, выполненные на транзисторах р-типа, базы и коллекторы которых соединены с коллекторами и базами соответствующих транзисторов и-типа управляющих элементов, а эмиттеры являются первым и вторым управляющими входами устройства.

1238156

Редактор A. Гулько

Заказ 3299 54

Составитель А. Дерюгин

Техред И. Верес Корректор Е. Рошко

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4