Делитель частоты
Изобретение относится к счетным схемам, предназначенным для использования в составе интегральных микросхем , изготовленных по К МОП технологии . Цель изобретения - повышение надежности работы делителя достигается путем исключения сбоев, вызванных разностью фаз прямого и инверсного тактовых сигналов. Делитель частоты содержит инвертирующие ключи 1-4, (Л
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИ )(РЕСПУБЛИК
„„SU„,12 9 58
А1 (5)) 4 Н 03 К 23/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
13, „, ", t3
ВИЫМЫЛИА
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2)) 3795975/24-21 (22) 01 .) 0.84 (46) 23.06.86. Бюл. № 23
{71) Минский часовой завод им. 60-летия Компартии Белоруссии (72) И.В.Посашко (53) 621.374.44(088.8) (56) Патент Великобритании ¹ )4)3044, кл. Н 03 К 21/00, 1975.
Патент США № 3873852, кл. Н ОЗ К 21/00, 1975. (54) ДЕЛИТЕЛЪ ЧАСТОТЫ (57) Изобретение относится к счетным схемам, предназначенным для использования в составе интегральных микросхем, изготовленных по K МОП технологии. Цель изобретения — повьппение надежности работы делителя достигается путем исключения сбоев, вызванных разностью фаз прямого и инверсного тактовых сигналов. Делитель частоты .содержит инвертирующие ключи l 4, !
239858
I при этом каждый 1-й ключ, где 1 =- 1, 2,3,4, содержит и-канальные транзисторы 5-8; инверторы 9 и 10. Ключ 3 содержит также и-канальный 11 и р-каканальный 12 транзисторы. На чертеже также показаны: элемент 2И-НЕ 13; эле— мент 2ИЛИ-НЕ 14; шины прямого и Инверсного тактовых сигналов. При сбое работы блокируется ключ 3, чем исключается ситуация, когда одновременно
Изобретение относится к электрони— ке, в частно с ти к сче тным схемам, предназначенным для использования в составе интегральных схем, изготовленных по К ИОП технологии.
Целью изобретения является повышение надежности работы делителя за счет исключения сбоев, вызванных разностью фаз прямого и инверсного тактовых сиГHQJIQВе
На фиг.l представлена функциональная электрическая схема делителя частоты; на фиг.2 — импульсные диаграммы
его работы.
Делитель частоты содержит первый
1, второй 2, третий 3 и четвертый 4 инвертирующие ключи, причем каждый
i-й ключ содержит первый й-канальный транзистор 5.i, где i = 1,2,3,4„ сток которого соединен с истоком второго и-канального транзистора б.i, а также. первый р-канальный транзистор
?„i, сток которого соединен с истоком второго р-канального транзистора .8. i, стоки транзисторов 6.i и 8.i соецннены с выходом i-го ключа (где номер позиции ключа на фиг.1), а затворы — с его входом. Затворы транзисторов 7.1, 5.2, 5.3 и 7.4 соединены, с шиной тактового сигнала с, затворы транзисторов 5.1, 7.2, 7.3 и 5.4 соединены с шиной инверсного тактового . сигнала С, Выход ключа 1 соединен с . выходом ключа 2 и входом инвертора 9, выход которого соединен с входами ключей 2 и 3, выходы ключей 3 и 4 соединены с входами ключа 1 и инвертора 10, выход которого соединен с входом ключа 4 и выходом делителя частоты. открыты. ключи 3, 4 и 1, чта. вызывает работу устройства в режиме повторения тактовой частоты. Таким образом обеспечивается надежная работа делителя частоты и достоверность работы интегральных микросхем, в состав которых входит такой делитель, при значительнои величине разности фаз прямого и инверсного тактовых сигналов. 2 ил.
Ключ 3 содержит также третий и-канальный !1 и третий р-канальный 12 транзисторы, причем стоки транзисторов 1! и 12 соединены с истоками
5 транзисторов 5.3 и 7.3 соответствен-а но. Истоки транзисторов 5.1, 5.2, 11 и 5.4 соединены с шиной отрицательнога напряжения питания, истоки транзисторов 7.), 7.2, 12 и 7.4 соединены с шиной положительного напряжения питания. Затвор транзистора 11 соединен с выходом логического элемента 2И-НЕ, 13, первый вход которого соединен с шиной тактового сигнала С, а второй— с шиной инверсного тактового сигнала
С. Затвор транзистора 12 соединен с выходам логического элемента 2ИЛИ-НЕ
14, первый вход которого соединен с шиной тактового сигнала С, а вто2О раи — с шинои инверсного тактового сигнала С .
Делитель частоты работает следующим образом.
Устройство производит деление тактовой частоты, сигнал которой и его инверсия поступают на шины с и с соответственно. При логических состояниях на тактовых линиях с = 0 и <=..=! замкнуты ключи 1 и 4 и разомкнуты
2 и 3. Пусть при этом в узлах Q, Q, <
I и Q устройства установлены логические состояния 1,0,0, 1 соответ35 ственна (фнг.21. При смене логических состояний на тактовых шинах, т.е. при C=l и<"- =О, .замыкаются ключи
2 и 3 и размыкаются ключи 1 и 4. При этом замыкается положительная обрат40 ная связь (ПОС) инвертара 9, на выхс50 з 12398 де 1 которого фиксируется состояние логического "О". На выходе устройства устанавливается тоже логический "0", который фиксируется при замыкании ПОС инвертора 10 н момент, когда на тактовых шинах возобновится состояние С = О, С= 1. По фронту следующего. тактового импульса опять произойдет смена логического состояния на выходе Q. 10
Таким образом, устройство осуществляет деление на два входной тактовой частоты.
При совпадении логических состоя" ний на тактовых линиях С и -, вызы- 15 ваемых, например, задержкой иннерсного тактового сигнала на шине Е по отношению к тактовому сигналу поступающему по шине С (фиг.2), происходит запирание транзистора 12 (при С = 20
C = О) или транзистора 12 (при С =
С- = 1). При этом блокируется ключ
3, чем исключается ситуация, когда одновременно открыты ключи 3, 4 и 1, что, в свою очередь, вызынает работу 25 устройства в режиме повторения тактовой частоты. Транзисторы 11 и 12.запираются выходными сигналами элементов 13 и 14, соответственно, представленными на фиг.2 эпюрами 13 и !4,30
Сигналы в узлах Q, Q, Q, Я устройства и на шинах С, С представлены на фиг.2 эпюрами Я, Q, Q, Q, C
1 соответственно.
Таким образом, обеспечивается
35 надежная работа делителя частоты и достоверность работы. HNC, в состав которой входит такой делитель, при значительной величине разности фаз прямого и ийверсноготактовых сигналов .
Формула изобретения
Делитель частоты, содержащий первый, второй, третий и четвертый ин— вертирующие ключи, каждый из которых 45 содержит первый и. второй и-канальные и первый и второй р-канальные транзисторы, причем сток каждого из первых и-канальных и каждого из первых р-канальных транзисторов соединены соответственно с истоком второго иканального и второго р-канального транзистора своего инвертирующего ключа, сток каждого из вторых и-канальных и каждого из вторых р-каналь- 55 ных транзисторов соединены с выходом инвертирующего ключа, а затворы вторых и- и ° р-канальных транзисторов
Г 8 4 каждого инвер тирующе го ключа — с е го входом, истоки первых п-Kàíàëüíûõ транзисторов первого, второго и четвертого иннертирующих ключей соединены с шиной отрицательного напряжения источника питания, стоки первых р-канальных транзисторов первого, второго и четвертого иннертирующих ключей соединены с шиной положительного напряжения источника питания, затворы первых р †канальн транзисторон первого и четвертого иннертирующих ключей и первых и-канальных транзисторон второго и третьего иннертирующих ключей соединены с шиной тактового сигнала, затворы первых и-канальных транзисторов первого и четвертого инвертирующих ключей и первых р-канальных транзисторов .второго и третьего инвертирующих ключей соединены с шиной инверсного тактового сигнала, причем выходы первого и второго инвертирующих ключей соединены с входом первого иннертора, выход которого соединен с sxoдами второго и третьего инвертирующих ключей, выходы третьего и четвертого иннертирующих ключей соединены с входами второго иннертора и перного инвертирующего ключа, выход второго иннертора соединен с входом четвертого инвертирующего ключа и выходом делителя частоты, о т л и ч а— ю шийся тем, что, с целью повышения надежности работы за счет исключения сбоев, вызванных разностью фаз прямого и инверсного тактовых сигналов, в него -введены элементы
ИЛИ-НЕ и И-НЕ и третьи и-канальный и р †канальн транзисторы, стоки каждого из которых. подключены соответственно к истоку перного и-канального и первого р-канального транзисторов третьего инвертирующего ключа, а истоки — соответственно к шинам отрицательного и положительного напряжения источников питания, причем затвор третьего и-канального транзистора соединен с выходом элемента
И-НЕ, первый и второй входы которого подключены к шине тактового сигнала и шине инверсного тактового сигнала соответственно, затвор третьего р-канального транзистора соединен с выходом элемента ИЛИ-НЕ, первый и второй входы которого соединены соответственно с шиной тактового сигнала и ши ной инверсного тактового сигнала.
l?398 Я
Составитель А.Сазонов
Техред H.Áîíêàëî
Корректор Л.Патай
Редактор А.Шандор
Заказ 3408/56 Тираж 816
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Подписное
Производственно-полиграфическое предприятие, .г.ужгород, ул.Проектная, 4
