Арифметическое устройство с фиксированной точкой

 

Изобретение относится к вычислительной технике и может быть использовано дли работы в составе мультипроцессора , быстродействующих ЭВМ. Цель изобретения - повышение скорости выполнения операций преобразования из двоичной системы счисления в десяг тичную и наоборот. В устройство, содержащее семь регистров, восемь коммутаторов , блок суммирования, сдвигатель и регистр команд, введены блок преобразования, , девятый коммутатор, регистр знака, злемент ИЛИ, счетчик полутактов, дешифратор полутактов, и дешифратор управляюпщх сигналов, а также оригинальная организация связей между блоками. 8 ил, 6 табл. (Л с N3 со

СОЮЗ СОЭЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 4 G 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Ф 4 "R, ; .юр gpss g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ l3

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ Skk - "

" Ю Фввв (21) 3831693/24-24 .(22) 26. 12.84 (46) 30. 06. 86 . Бюл . У 24 (72) E.Н. Потоцкий и В.Г. Моисеев (53) 681.325(088.8) (56) Патент США Р 3462744, кл. 364745, опублик. 1969.

Арифметико-логический блок процес.сора ЕС 2060, Т02, M. 1977, с.13-15. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО С ФИКСИРОВАННОЙ ТОЧКОЙ (57) Изобретение относится к вычислительной технике и может быть использовано для работы в составе муль-. типроцессора. быстродействующих ЭВМ.

Цель изобретения — повышение скорости выполнения операций преобразования из двоичной системы счисления в деся-. тичную и наоборот. В устройство, содержащее семь регистров, восемь коммутаторов, блок суммирования, сдвигатель и регистр команд, введены блок преобразования, дешифратор, девятый коммутатор, регистр знака, элемент

ИЛИ, счетчик полутактов, дешифратор полутактов.и дешифратор управляющих сигналов, а также оригинальная организация связей между блоками. 8 ил, 6 табл.

1241230

Изобретение относится к вычислительной технике и может быть исполь-. зовано для работы в составе мультипроцессора быстродействующих ЗВМ.

Цель изобретения — повышение скорости выполнения операций преобразования иэ двоичной системы счисления в десятичную и наоборот.

На фыг.1 представлена схема арифметического устройства с фиксированной точкой; на фиг. 2 — схема блока преобразования; на фиг. 3 — алгоритм выполнения операции одинарного сдвига; на фиг,4 — алгоритм выполнения операции двойного сдвига; на фиг, 5алгоритм выполнения операции сложения; на фиг.6 — алгоритм выполнения логической операции ИЛИ; на фиг.? алгоритм выполнения операции преоб" разования иэ двоичной системы счисле ния в десятичную; на фиг. 8 — алгоритм выполнения операции преобразования из десятичной системы счисления в двоичную.

Арифметическое устройство с фиксированной точкой (фиг. 1) содержит семь регистров 1-7, блок 8 суммирования, сдвигатель 9, блок 10 преобразования, девять коммутаторов 11-19, дешифратор 20 знака, регистр 21 знака, регистр 22 команд, элемент ИЛИ 23, счетчик 24 полутактов, дешифратор 25 полутактов и дешифратор 26 управляющих сигналов. На фиг. 1 обозначены также входы 27 и 28 первого и второго операндов устройства, два входа 29 и 30, и два выхода 31 и 32 блока 10 преобразования, выход 33 результата устройства, вход 34 вида операции устройства, а также выходы 35-66 дешифратора 26 управляющих сигналов.

Блок 10 преобразования (фиг.2) содержит узлы 67 деления на константу, узлы 68 умножения, коммутаторы 69, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 70, разрядные входы 71-78 узла 68 умножения, разрядные входы 79-82 узла 67 деления на константу, разрядные выходы 83-86 узла 68 умножения, разрядные выходы

87-90 узла 67 деления на константу, выход 91 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 70, четвертый выход 92 n-ro коммутатора, четвертый выход 93 и-го узла деления на константу первой группы, а также четвертый и пятый входы 94 и 95 n-ro узла умножения первой группы.

В алгоритмах выполнения операций (фиг.3-8) используются следующие сокращения: Р 1-Р7 †. соответственно регистраторы 1-7 устройства; ДЗ вЂ” дешифратор 20 знака; P3H — регистр 21 знака; АЛУ вЂ” блок 8 суммирования;

СД - сдвнгатель, 9> ВСД вЂ” вход сдвига; теля 9; ПБI (ПБ2) — первая (вторая) группа блока 10 преобразования;

ВПБI (ВПБ2) — вход первой (второй) группы блока 10 преобразования; К8

10 коммутатор 18" IOII (20П) — первый (второй) операнд.

Блок 10 преобразования (фиг.2) предназначен для деления и умножения десятичных чисел на два.

15 Деление и умножение производятся параллельно . со всеми десятичными цифрами. За такт умножение и деление выполняются дважды. Узел 67 деления на константу состоит из логических

2О элементоз и реализуется согласно табл. 1.

Узел 68 умножения состоит иэ логических элементов и реализуется соглао но табл. 2 и 3.

25 Все узлы разрядной части имеют раз» рядно< ть одного машинного слова за .исключением сдвигателя, блока преобразования, четвертых и седьмых коммутаторов и регистров, которые имеют разрядность двойного машинного слова. . Пятые коммутатор и регистр имеют три разряда.

Каждый нечетный (четный) выход дешифратора 25 полутактов формируют.

ynpaBëåHHå входными(выходными) регис35 трами, которые срабатывают в начале (конце) такта. Входными называются регистры с первого по четвертый (Р I "Р4),. а выходными — с пятого по седьмои (Р5-Р7) .

Пример дешифрации управляющих сигналов дешифратором 26 для команды преобразования в десятичную систему представлен в табл. 4, а для команды преобразования в двоичную — в табл.5.

Перечень управляющих сигналов, вырабатываемых дешифратором 26, для операций сдвига, сложения, ИЛИ, преобразования иэ двоичной системы счисления в десятичную и наоборот приведен в табл, 6, где символами (М) и (С) обозначены младшая и старшая половины регистра, операнда, сдвигателя или блока преобразования, а символами Л2, П2, П3 — передачи со сдвиса; гом влево или вправо на соответству" ющее количество разрядов.

Рассмотрим работу арифметического устройства на примере разрядности

1241230 двойного машинного слова в 64 разряда (информация представлена в дополнительных кодах).

Первый (Р1), четвертый (Р4) и седьмой (Р7) регистры автоматически сбрасываются при отсутствии управляющих сигналов на их входных коммутаторах, все остальные региСтры нахо- дятся в режиме хранения до тех пор, пока на них не будет произведена запись новой информации. В алгоритмах выполнения операций разрядность не указывается в случаях передачи информации между узлами по всем разрядам.

При передачах информации со сдвигом влево освобождающиеся разряды заполЮ няются нулями. Преждевременное окон-. чание операций, а также выработка признаков результата и кодов прерывания осуществляются аналогично прототипу.

Для выполнения операции умножения используется метод одновременного умножения на три разряда множитедя.

Алгоритм выполнения этой операции .аналогичен прототипу. Для выполнения операции деления используется метод деления без восстановления остатка.

Алгоритм выполнения этой операции также аналогичен прототипу.

Для выполнения операции преобра— зования в десятичную систему (фиг.7) используется метод умножения десятич» ных чисел на два. В первом такте осуществляется прием двоичного числа на первый (Р1) регистр 1, причем старший(знаковый) разряд первого (10П(0) ) операнда помещается в старшие четыре разряда первого (Р1(0/3) регистра а также в регистр 21 знака (РЗН).

Далее преобразуемое двоичное число попадает на выход блока 8, с которого производится его запись на пятый и шестой (Р5 и Р6) регистрьг 5 и 6, причем старшие три разряда иэ блока 8 попадают на пятый регистр 5, остальные из блока 8 — на шестой регистр 6.

Во втором такте осуществляется преобразование двоичного числа в прямой код, если оно представлено в дополнительном коде ° Для этого на третий (РЗ(0/34)) регистр 3 производится запись информации соответственно с пятого (Р5(0/2)) и шестого (Р6(0/31)) регистров 5 и 6. Первый регистр 1 сбрасывается, а на выход

Ф коммутатора 18 поступает информация с .третьего (РЗ(0/34),) регистра 3. 1

Бол 8 осуществляет операцию сложения значений первого регистра 1 и коммутатора 18 в том случае, если двоичное число представлено в прямом коде (регистр 21 знака равен нулю), и вычитания, если двоичное число представлено в дополнительном коде (регистр 21 знака равен единице). Таким образом, на выход блока 8 информация первого операнда всегда посту10 пает в прямом коде. Второй такт операции заканчивается аналогично первому.

В стандартных тактах (3-17) осуществляются итерации преобразования.

При этом в начале этих тактов производится передача с пятого и шестого (P5 и Р6) регистров на первый (Р1) регистр 1 со сдвигом влево на два разряда. Информация пятого (Р5(2)) и шестого (Р6(0/31)) регистров 5 и 6 поступает соответственно на первый (Р1(0/32)) регистр 1, а разряды Р 1 (33,34) заполняются нулями. Информация с седьмого (Р7(0/59)) регистра

7 записывается на четвертый (Р4(0/59)) регистр 4, а с первого (Р1(0/34) регистра 1 попадает на выход блока 8 (АЛУ(0/34)). При этом в первом стандартном такте четвертый (Р4) регистр 4 находится н нулевом состоянии, так как седьмой (Р7) регистр 7 автоматически сбросился в предыдущем такте. В итерациях преобразования на этих регистрах формируется результат операции. В каждой . итерации осуществляется преобразование двух битов двоичного числа, причем на вход 94 младшего разряда первой группы блока 10 преобразования (фиг.2) поступает старший разряд

40 первого (Р1(0) ) регистра 1. На входе

78 младшего разряда второй группы блока 10 преобразования оказывается следующий разряд первого (Р1(1)) регистра 1, который поступает на вход

45 95 узла 68 умножения первой группы.

В первой итерации на вход младшего разряда первой группы блока 10 преобразования поступает нуль, а на вход младшего разряда второй его

50 группы — первый старший бит двоичного числа; в последующих итерациях преобразованию подвергаются два бита двоичного числа. В конце стандартных . тактов осуществляется запись инфор55 мацки с выхода 32 блока 10 преобразователя (ПБ2(0/59)) на седьмой (Р7(0/59)) регистр 7, а информация с блока 8 поступает на пятый (Р5) и

124I230 шестой (Рб) регистры 5 и 6 аналогично первому такту.

В начале последнего (18-ro) такта все передачи информации аналогичны соответствующим передачам в стандартных тактах. Отличие заключается в записи информации на шестой и седьмой (Рб и Р7) регистры 6 и 7., В конце такта на выходе 32 блока 10 преобразования (ПБ2(0/58)) находится преоб. разованный результат за исключением младшего бита, который находится на первом (Р 1(2)) регистре 1. Операция завершается распределением получен" ного результата и формированием десятичного знака на шестом и седьмом (Рб и Р7) регистрах б и 7 ° При этом на шестой (P 1(0/Çi)) регистр б поступает старшая часть результата (ПБ2(0/3 1)), а на седьмой (P7(0/26)) регистр 7 — его младшая часть (ПБ2(32/58)). На седьмой (Р7(27)) ре гистр 7 поступает младший бит результ тата с первого (Р1(2)) регистра 1.

Так как положительный десятичный ре-.. зультат имеет код 1100, а- отрицательный - 110 1, его формирование на седьмом (Р7(28/31)) регистре 7 осуществляется записью единицы на Р7 (28,29) нуля на Р7 (30) и знака регистра 21 знака (РЗН) на Р7 (31) .

При выполнении операции преобразования в двоичную систему (фиг,8) используется метод деления десятичных чисел на два.. В начале первого такта осуществляется прием десятичного числа на второй и четвертый (Р2 и Р4) регистры 2 и 4, причем стар ший разряд второго (20П(0)) операнда помещается в старшие. четыре разряда. второго (P2(0/3)) регистра 2, разряды (1/31) второго операнда помещаются на второй (Р2(4/34)) регистр 2, а разряды (32/63) второго операнда записываются на четвертый (Р4(0/31)) регистр 4. Кроме того, разряды (60/63) второго операнда, которые являются кодом знака десятичного числа, поступают на дешифратор 20 знака (ДЗ), после чего происходит запись знака с дешифратора 20 знака (ДЗ) на регистр 21 знака (РЗН), Далее информация с второго

P2(0/34)) регистра 2 поступает на выход коммутатора 18, а затем на выход блока 8. В конце первого такта информация с блока 8 записывается на шестой (Pá). (О/31)) регистр 6, а информация с четвертого (Р4(0/31)) регистра 4 заносится на седьмой (Р7(0/31)) регистр 7. Один разряд четвертого (Р4(2 7)) регистра 4, который представляет собой Младший бит младшей десятичной цифры и является оцновременно младшим разрядом форми10 руемого двоичного числа, поступает на пятый (Р5(1)) регистр 5, причем остальные разряды (0,2) этого регист". ра заполняются нулями.

В начале второго такта десятичное число помещается на четвертый (Р4) регистр 4, причем на" P4(0/31) записывается информация шестого (Pá(0/31)) регистра 6, а на Р4(32/59) — информация седьмого Р7(О/27) регистра 7.

20 Информация с пятого и шестого (P5 и

Рб) регистров 5 и 6 поступает соответственно на первый (Р1) регистр 1 со сдвигом вправо на два разряда, причем на Р 1(5/34 поступает информа25 ция Рб(О/29), íà P1(3,4) — P5(1,2), а на Р1(О/2) — P5(0). В результате этой передачи младший разряд двоичного числа помещается на Р1 (3). На выход блока 8 попадает информация с первого (Pi(0/34)) регистра 1, а в блоке 10 преобразования осуществляет» ся первая итерация преобразования, в которой формируются два бита двоичного числа. В конце второго такта

35 на шестой (Рб (О/31)) регистр 6 поступает информация с блока 8 (АЛУ(3/34). На пятый (PS(2)) регистр 5 поступает младший разряд 93 первой группы (ПБ1(59)) блока 10 преобразования (фиг.2), являющийся вторым разрядом формируемого двоичного числа, на Р5(1) поступает младший разряд 92 второй группы ПБ2(59) блока 10 преобразования, являющийся третьим раз45 рядом двоичного числа.

Для сокращени времени выполнения данной операции на один машинный такт в последующей итерации формируются последние три бита двоичного числа, причем для последнего старшего бита результата деление на два не выполняется, а его значение (выход.

91 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 70. блока

10 преобразования) определяется по формуле:

P5(0) ПБ2(55) (+) ПБ2(58) гце ПБ2(55) -- младший бит предпослед. ней тетрады блока 10 преобразования;

1241230 информация с третьего (РЗ(0/34)) регистра 3. Блок 8 суммирования осуществляет операцию сложения значений первого (Р 1) регистра 1, и коммутатора

18 в том числе, если десятичное число имело положительный знак (РЗН=О), и вычитание, если десятичное число имело отрицательный знак (РЗН=1).

10 Операция заканчивается записью на шестой (Р6(0/31)) регистр 6 информации с блока 8.

ПБ2(56/58) — старшие три бита последней тетрады блока

10 преобразования.

Запись на пятый (Р5(0) регистр осуществляется для стандартности в каждой итерации, но при передаче информации на первый (P 1) регистр 1 со сдвигом вправо на два разряда и следующей передаче с этого регистра на пятый и шестой (P5 и Р6) регистры 5 и 6 значение этого разряда теряется. По окончании последней итерации (в 17-м такте) при передаче информации с пятОго и шестого (Р5 и Р6) регистров 5 и 6 на первый (Р 1), регистр 1 со сдвигом вправо на три разряда в первом (Pi) регистре 1 получается преобразованное двоичное число, причем на Р1(3) попадает стар- 20 ший бит результата.

В стандартных тактах (3-16) осуществляются остальные итерации преобразования. При этом действия производятся в последовательности, ана- 25 логичной второму такту. Исключение составляет только передача на четвертый (Р4) регистр 4, при которой на Р4(0/59)) производится запись информации с седьмого (P7(0/59)) ре— гистра 7.

Арифметическое устройство с фиксированной,точкой содержащее семь регистров, восемь коммутаторов, блок суммирования, сдвигатель, регистр команд, дешифратор знака, регистр знака, причем входы первого, второго, третьего,четвертого, пятого, шестого и седьмого регистров соединены соответственно с выходами первого, второго, третьего, четвертого, пятого, шестого, и седьмого коммутаторов, выход пятого регистра подключен к первым информационным входам первого и третьего комму— таторов, выходы второго и третьего ре гистров соединены соответственно с первым и вторым информационным входами восьмого коммутатора, выход которого подключен к первому информационному входу блока суммирования, выходы седьмого и шестого регистров являются выходом результата устройства и соединены соответственно с первым информационным входом четвертого коммутатора и с вторыми информационными входами первого, третьего и четвертого коммутаторов, вход регистра команд и вход величины сдвига сдвигателя являются входом вида операции устройства, входы первого и второго операндов устройства соединены соответственно с третьим информационным входом первого коммутатора и с информационным входом второго коммутатора, десятичный знаковый разряд входа, входа второго операнда устройства соединен с входом дешифратора эна"а, о т л и ч а ю щ е е с я тем, что, с целью повышения скорости выполнения операций преобразования иэ двоичной системы счисления в десятичную и наоборот, оно содержит девятый коммутатор,.счетчик полутактов, дешифратор полутактов, дешифратор управляющих сигналов, элемент ИЛИ и

В начале 17-ro такта производится передача информации с пятого и шестого (Р5 и Р6) регистров 5 и 6 на первый (P!) регистр 1 со сдвигом вправо на три разряда, причем на

Р1(6/34) поступает информация

Р6(0/28), на P1(3/5) . P5(0/2) а на

Р1(0/2) — P5(0). На выход блока 8 (АЛУ О/34) поступает информация

40 первого (Р1 (О/34) ) регистра 1. В конце 17-ro такта на пятый (P5(0/2)) и шестой (Р6(0/31) регистры 5 и 6 поступает информация с блока 8. Та- ким образом, в шестом (Р6) регистре

6 имеется двоичный код преобразованп ного двоичного числа.

На 18-м такте осуществляется преобразование двоичного числа в дополнительный код в том случае, если де; сятичное число имело отрицательный знак. При этом на третий (РЭ(0/2)) регистр 3 производится запись информации с пятого (Р&(0/2)) регистра 5, а на РЗ(3/34) записывается .информация55 с шестого (Р6(0/31)) регистра 6.

Первый (Р1) регистр сбрасывается, а на выход коммутатора 18 поступает

Формула изобретения

1241230 блок преобразования, содержащий две группы узлов деления на константу, две группы узлов умножения, группу коммутаторов н элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, причем выход блока суммирования соединен с первыми информационными входами пятого и шестого коммутато- . ров, вторые информационные входы которых соединены соответственно с выходом четвертого регистра и выходом старших разрядов сдвигателя, выход первого регистра соединен с вторым информационным входом блока суммирования и входом старших разря-. дов сдвигателя, вход младших разрядов которого соединен с выходом четвертого регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом младших разрядов сдвигателя, входы первого и второго операндов устройства соединены соответственно с третьим и четвертым информационными входами четвертого коммутатора, . 25 знаковый разряд входа первого операнда устройства соединен с первым информационным Bx од ом д е вя т о г о к омму тат ор а, второй информационный вход и выход которого соединены соответственно с выходом дешифратора знака и входом регистра знака выход которого соеди1 нен с первым входом дешифратора управляющих сигналов, второй и третий входы которого соединены соответст35 венно с выходом регистра команд и с выходом дешифратора полутактов, вход которого .соединен с выходом счетчика полутактов, вход которого соединен с выходом элемента ИЛИ, входы которого соединены соответственно с выходами разрядов регистра команд, разряды (кроме младшего) выхода четвертого регистра соединены соответственно с разрядными входами узлов деления на

45 константу, кроме первого разряда первого узла деления на константу первой группы блока преобразования, первый и второй разрядные входы узлов умножения первой группы которого сое50 динены соответственно с разрядными выходами, кроме младщего, четвертого ,регистра, два старших разряда выхода первого регистра соединены соответственно с четвертым разрядом первого входа и с первым разрндом второго входа последнего узла умножения первой группы блока преобразования, выходы коммутаторов группы которого сое динены с третьими информационными входами шестого и седьмого коммутаторов, выход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ,четвертые разряды выходов последнего коммутатора группы и последнего узла деления на константу первой группы соединены с третьим информационным входом пятого коммутатора, выходы . дешнфратора управляющих сигналов соединены соответственно с первым н вторым управляющими входами девятого коммутатора, первым, вторым, третьим и четвертым управляющими входами первого коммутатора, управляющими входами второго и третьего коммутаторов, первым, вторым, третьим, четвертым и пятым управляющими входами четвертого коммутатора, первым и вторым управляющими входами восьмого коммутатора, входами управления сложением, вычитанием, блоки ровкой первого информационного входа блокировкой второго информационного входа. и блокировкой распространения переносов блока суммирования, первым и вторым управляющими входами коммутаторов группы блока преобразования,, первым, вторым и третьим управляющими входами пятого и шестого коммутаторов, первым, вторым, третьим и четвертым управляющими входа-.. ми седьмого коммутатора, причем в блоке преобразования первый, второй, третий и четвертый разряды выхода

k."-ro (k=1-п, и — количество десятичных цифр) узла деления на константу первой группы соединены соответственно с вторым, третьим и четвертым разрядами входа k-ro и с первым разрядом входа (k+1)-го узлов деления на константу второй группы, разрядные выходы k-го и (k+1)-го узлов умножения первой группы соединены соответственно с первым и вторым разрядными входами k-ro узла умножения второй груп»

1 . пы, разрядные выходы узлов деления на константу второй группы и узлов умно- жения второй группы соединены соответственно с первыми и вторыми информационными входами соответствующих коммутаторов группы, четвертый разряд выхода (n-1)-го и третий разряд выхода и-го коммутаторов группы соединены соответственно с первым,и вторым входами элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ.

1241230

Таблица !.

Входы (1

Выходы

87 88 89 90

79 80 81 82

О. О О О О О О

О О О 1

О О 1 О

0 0

1 1

О О

1 О 1

0 1 1 О

О 1 1 1

1 О О О

1 О О 1

Выходы

Входы

71 72 73 74 83 85

О 0 О 0 О

О О О 1 О

О 0 1 О О

О 0 1 О

О О.

О 1

1 О

1 1

О 0

О О

О 1

1 О

О 0 1

1 О 1 О

О О

О О

1 О О О 0

1 О О 1 1

1 1

О О

О 0

О О

О . О

О 1

1 О

1 О

1 О

1 О

1 1

О 1

1 О

1 1

0 0

0 О

0 1

1 0

1 1

О О

Таблица 2

1241230

Входы

Выход 86

0

Условие

РЗН=О

РЗН=1

РЗН=О

РЗН=1

3-17

75 76 . 77 78

О 0 0 0

0 О 0 1

0 0 1 0

0 0 1 1

0 1 0 О

0 1 0 1

О. 1 1 0

0 1 1 1

0 0 0 I 0 0 1

Такт Полутакт

5,7...31,33

6,8...32,34

Таблица .3

Таблица 4

Управляющие сигналы

52, 35, 37

52, 57, 60

49, 50, 42

49, 51, 42

49, 50, 57, 60

49, 51, 57, 60

52,38,47, л

52, 56, 57, 60, 66

38, 47

56, 62, 65

1241230

15

Таблица 5

Условие

Управляющие сигналы

Такт

Полутакт

41,. 44, 36, 48, 53

60, 58, 63, 48, 53

45, 46, 39, 52

59, 60, 66, 52

39, 47, 52

3-16

60, 66, 52, 59

17

РЗН=О

РЗН=1

49,. 57, 50,60

РЗН=О ;36

49 57 51 60

РЗН=1

Выход

Выход

Сигнал

Сигнал

45

46

47

Р4:=Р7

Р1: =Р6Л2

48

К8=Р2

Р1: =Р6П2

49

К8: =РЭ

Р1: =Р6ПЭ

АЛУ: =Р 1+К8

Р2:=2ОП(С) 41

РЭ;=Р6

АЛУ: =P1

43

АЛУ: =KS

АЛУ: =P1YK8

5,7...29,31 °

6,8...30,32

Таблица 6

РЗН: =10П(0)

РЗН:=ДЭ

Р1: =10Ï(С) Р4 (С): =10П (М)

Р4 (С): =20П (М) 40, 52

57, 52, 60

49, 42, 50

49, 42, 51

Продолжение табл.6

Р4(С):=Р6

Р4(М):=Pj(C) АЛУ: =Р1-К8+1

1241230

18

Выход

Выход

ПБ2 =Р4:4

56

ПБ2:=Р4 ° 4

Р5 =АЛУ

57 °

64

Р5 ;-P4

66

Рб: =АЛУ

Р7:=ПБ2

° ° °

° 4

1Фид я

Продолжение табл.б т

Сигнал .

Р5; =ПБ1, ПБ2

Продолжение табл.б

Сигнал

Рб: =СД(С)

Рб:=ПБ2(С)

Р!(С):=Р4(С)

Р7(С):=СД(М)

Р7(С):=ПБ2(М) 1241230

1241230

%ПАП

PQ<

PQ„:Ã/Я

Pfl 673// гИУ

Р5И/21

РбЫ/Ю

Составитель А.Клюев

Техред Я.Яоикало Корректор М.Демчик

Редактор A.Огар

Р

Тираж 67} Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/ i

Заказ 3489/43

Производственно-полиграфическое предприятие, r.Óæãoðoä, ул.Проектная,4