Параллельный накапливающий сумматор

 

Изобретение относится к цифровой вычислительной технике, может быть использовано для построения арифметических устройств и является дополнительным к основному авт. св. № 581470. Целью изобретения является расширение функщунальных возможностей устройства, заключающееся в возможности вьтолнения операции вычитания . Поставленная цель достигается тем, что в каждый разряд сумматора дополнительно введен второй элемент И, инверсный вход которого подключен к входу данного разряда числа, а выход - ктретьему входу элемента ИЛИ данного разряда, кроме того, в сумматор также введены второй, третий элементы задержки и шина управления вычитанием, которая соединена с прямыми входами всех вторых элементов И четных.разрядов непосредственно, а нечетных разрядов - через второй элемент задержки, выход которого подключен также к второму входу элемента ИЛИ младшего разряда. I ил. i (Л ю и N9 09

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

OllHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСН0МУ СВИДЕТЕВЬСТВУ

Elkici s- «аак

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 581470 (21) 3792240/2Е-24 (22) 21 .09.84 (46) 07.07.86. Бюл. У 25 (72) Н.И«Крылов и Н.Н«Шубина (53) 681.325(088.8) (56) Авторское свидетельство СССР

11 581470, кл. G 06 F 7/50, 1975. (54) ПАРАЛЛЕЛЬНЫЙ НАКАПЛИВАЮЩИЙ

СУММАТОР (57) Изобретение относится к цифровой вычислительной технике, может быть использовано для построения арифметических устройств и является дополнительным к основному авт. св.

У 581470. Целью изобретения является расширение функциональных возможнос„„SU„, 242934 А 2 ш 4 G 06 F 7 50 тей устройства, заключающееся в возможности выполнения операции вычитания. Поставленная цель достигается тем, что в каждый разряд сумматора дополнительно введен второй элемент

И, инверсный вход которого подключен к входу данного разряда числа, а выход — к третьему входу элемента ИЛИ данного разряда, кроме того, в сумматор также введены второй, третий элементы задержки и шина управления вычитанием, которая соединена с прямыми входами всех вторых элементов

И четных.разрядов непосредственно, а нечетных разрядов — через второй элемент задержки, выход которого подключен также к второму входу элемента ИЛИ младшего разряда. 1 ил.

1242934

Изобретение относится к цифровой вычислительной технике, может быть использовано для построения арифметических устройств и является усовершенствованием изобретения по авт,сн.

У 581470.

Цель изобретения — расширение функциональных воэможностей устройства, заключающееся B нозможности выполнения операции вычитания.

На чертеже представлена функциональная схема параллельного накапливающего сумматора.

Параллельный накапливающий сумматор содержит триггеры 1 со счетным входам, элементы ИЛИ 2, элементы И 3 и 4 нечетных и четных разрядов, элемент 5 задержки, шину 6 управления (сложением), входы 7 и 8 разрядов числа, элементы И 9 и 10 нечетных и четных разрядов, элементы 11 и 12 задержки, шину 13 управления вычитанием. Входы 7, служащие для ввода нечетных разрядов числа, подключены к входам элементов И 3 и инверсным входам элементов И 9. Входы 8, слу жащие для ввода четных разрядов числа, подключены к входам элементов

И 4 и инверсным входам элементов

И 10. Другие входы элементов И 3 нечетных разрядов соединены с вь|ходом элемента 5 задержки, вход которого и другие входы элементов И 4 четных разрядов подключены к шине 6. Выходы элементов И 3 и 4 соединены с первыми входами элементов ИЛИ 2 в соответствующем разряде сумматора, вторые входы которых соединены с вьгходами элементов И 9 и 10, а третий вход элемента ИЛИ 2 каждого разряда соединен с единичным выходом триггера 1 предыдущего разряда сумматора, Шина

13 соединена с прямыми входами элементов И 10 непосредственно, элементов И 9-- через элемент задержки 11, а с третьим входом элемента ИЛИ 2 младшего разряда — через элементы 11 и 12 задержки. Выход элемента ИЛИ 2 соединен с входом триггера l.

Сумматор работает следующим образом.

При подаче сигнала на шину 6 сумматор производит сложение числа, записанного в триггерах 1 сумматора, и числа, поступающего на входы 7 и 8 сумматора. Сложение производится аналогично основному изобретению.

5 !

О

l5

При выполнении вычитания сигнал подается на шину 13. Вычитание производится по принципу сложения числа, находящегося в триггерах 1 сумматора, с допопнительным кодом числа, поступающего на входы 7 и 8 сумматора. По тактовому сигналу, поступившему на шину !3, четные разряды числа, поступшзшего на нходы 7 и 8, поступают н обратном коде с выходов элементов

И 10 через элементы ИЛИ 2 на -счетные входы триггеров 1 четных разрядов, где суммируются с кодом находящегося в них числа. Далее по этому же тактовому сигналу, задержанному в элементе ll задержки на время переходных процессов, нечетные разряды числа, поступившего на входы 7 и 8, поступают в обратном коде с выходон элементов И 9 через элементы ИЛИ 2 на счетные нходы триггеров l нечетных разрядов, где суммируются с кодом находящегося н них числа. Далее этот же тактовый сигнал через элемент 12 задержки и элемент ИЛИ 2 поступает на счетный вход триггера 1 младшего разряда, т.е. к младшему разряду числа, находящегося н триггерах 1, прибавляется "1". Таким образом при поступлении сигнала на шину 13 из числа, находящегося в триггерах 1, вычитается число, поступающее на входы 7 и 8.

Формула изобретения

Пар аллел ьный накаплин ающий сумматор по ант.св. Ф 58!470, о т л и— ч а ю шийся тем, что, с целью расширения функциональных возможностей сумматора, заключающегося н возможности выполнения операции вычитания, каждый разряд сумматора содержит дополнительно второй элемент И, инверсный вход которого подключен к входу данного разряда числа, а выход — к третьему входу элемента ИЛИ данного разряда, кроме того, сумматор дополнительно содержит второй, третий элементы задержки и шину управления вычитанием, которая соеди-. нена с прямыми:входами нсех нторых элементов И четных разрядов непосредстненно, а нечетных разрядов — через второй элемент:задержки, выход которого подключен также к второму входу элемента ИЛИ младшего разряда через третий элемент задержки.

1242934

Составитель А.Клюев

Техред Н.Бонкало

Редактор Е.Папп

Корректор М.Пожо

Заказ 3705/47

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Параллельный накапливающий сумматор Параллельный накапливающий сумматор Параллельный накапливающий сумматор 

 

Похожие патенты:

Изобретение относится к области вычислительной техники

Изобретение относится к вычислительной технике, автоматике, телемеханике и может быть использовано для обработки двоичных кодов сигналов и является усовершенствованием известного устройства по ав.св, № 1019440

Изобретение относится к области вычислительной техники и может быть использовано в устройствах обработки цифровой информации повышенной надежности

Изобретение относится к вычислительной технике и может быть использовано при построении интегральных схем обработки цифровой информации при многоуроневом представлении информации

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при разработке надежных суммирующих узлов обработки цифровой информации

Изобретение относится к области вычислительной техники, а точнее к устройствам для сложении нескольких чисел, представленных как в двоичной , так и в двоично-десятичной системе счисления, и может использоваться в устройствах обработки информации

Изобретение относится к области вычислительной техники и может быть использовано в цифровых системах управления

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих устройств обработки цифровой информации

Изобретение относится к вычислительной технике

Изобретение относится к области вычислительной техники и может быть использовано для построения многооперандных быстродействуюпщх арифметических устройств, в частности , при построении многовходовых сумматоров для реализации схем умножения и т.п

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда
Наверх