Устройство обнаружения смены адресного сигнала в интегральном исполнении на моп-транзисторах

 

Устройство может быть использовано в импульсной и в цифровой вычислительной технике. Цель изобретения - расширение функционадьных возможностей путем формирования импульсного сигнала при произвольной смене входной информации, уменьшение пот.ребляемой мощности, уменьшение массо-габаритных показателей путем введения повторителей прямого и инверсного входных сигналов и .. . двух транзисторов с соответствующими, связями между ними. Устройство содержит истрковые повторители прямого и инверсного си-гналов на повто - ряющем и ключевом транзисторах 1 и 2, 3 и 4 соответственно, первую и вторую цепочки из последовательно соединенных транзисторов (ТР) 5 и 6, 7 и 8 соответственно, дополнительные ТР 10 и 11, инв.ертор на ТР 12 и 13. Стоки ТР 5 и 7 соединены с истоком нагрузочного ТР 9 в точке 14. Устройство является пороговым формирователем импульсного сигнала, который формируется при любых длительностях фронтов входных сигналов . Работа устройства йоясняется временными диаграммами, приведенными в описании изобретения. 2 ил. Q (Л 4 ;о а QD ел фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„1249695 А 1 (59 4 Н 03 К 5/153

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АSTOPCMOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3738956/24-21 (22) 11,05.84 .(46) 07.08.86. Бюл. № 29 (72) В.Б..Буй, В.М.Животовский, А.M.Êoïûòoâ и А.Г,Солод (53) 621.374 (088.8) (56) Акцептованная заявка Велико-. британии ¹ 1326560, кл. Н 3 Т, опублик. 15.08.73.

Патент США № 3942037, кл. 307-232, опублик. 02.03.76. (54) УСТРОЙСТВО ОБНАРУЖЕНИЯ СМЕНЫ

АДРЕСНОГО СИГНАЛА В ИНТЕГРАЛЬНОМ

ИСПОЛНЕНИИ НА МОП-ТРАНЗИСТОРАХ (57) Устройство может быть использовано в импульсной и в цифровой, вычислительной технике. Цель изобретения . — расширение функциональных воэможностей путем формирования импульсного сигнала при произвольной . смене входной информации, уменьшение потребляемой мощности, уменьшение массо-габаритных показателей путем введения повторителей прямого и инверсного входных сигналов и двух транзисторов с соответствующими, связями между ними. Устройство содержит истоковые повторители прямо1 го и инверсного сигналов на повторяющем и ключевом транзисторах 1 и

2, 3 и 4 соответственно, первую и вторую цепочки из последовательно соединенных транзисторов (ТР) 5 и 6, 7 и 8 соответственно, дополнитель-. ные ТР 10 н 11, инвертор на ТР 12 и 13. Стоки TP 5 и 7 соединены с истоком нагрузочного ТР 9 в точке

14. Устройство является пороговым формирователем импульсного сигнала, который формируется при любых длительностях фронтов входных сигна-. лов. Работа устройства поясняется временными диаграммами, приведенными в описании изобретения. 2 ил.

1249695

Устройство относится к импульсной технике .и может быть использовано в цифровой вычислительной технике.

Цель изобретения — . расширение функциональных возможностей путемформирования импульсного сигнала при произвольной смене входной ин,формации, уменьшение потребляемой мощности, уменьшение массогабаритных показателей за счет введения повторителей прямого и инверсного входных сигналов и двух транзисторов с соответствующими связями между ними.

На фиг. 1 изображено устройство обнаружения смены адресного сигнала в интегральном. исполнении на ИОП- . транзисторах; на фиг. 2 — временные диаграммы работы устройства.

1О

20. Устройство содержит истоковый повторитель прямого сигнала на повторяющем и ключевом транзисторах 1 и 2, истоковый повторитель инверсного 25 сигнала на повторяющем и ключевом транзисторах 3 и 4, первую цепочку последовательно соединенных первого .и второго транзисторов 5 и б, вторую цепочку последовательно соединенных 30 первого и второго транзисторов 7 и 8, .нагрузочного транзистора 9, третьего и,четвертого транзисторов 10 и

11, инвертора на транзисторах 12,.и

13. Стоки транзисторов 5 и 7 соединены с истоком нагрузочного транзистора 9 в точке 14, в зту же точку подключен вход инвертора — затвор транзистора 13. Истоки транзисторов . 6 и,8 соединены с общей шиной, а их затворы подключены к выходам истоко40 вых повторителей инверсного и прямого сигналов соответственно в,точках

15 и 16. Истоки дополнительных транзисторов 10 и 11 подключены к общим точкам 17 и 18 последовательно сое45 диненных транзисторов 5 и 6, 7 и 8, соответственно..Стоки транзисторов

10 и l1 подключены к шине питания, истоковые повторители прямого (транзисторы 1 и 2) и,инверсного сигналов (транзисторы 3 и 4), инвертор (тран зисторы 12 и. 13) включены между шиной питания и общей шиной, выход инвертора подключен к выходной шине в точ- . ке 19. 55

Затворы транзисторов 5 и 7 под". . ключены соответственно к входным ши.Пам инверсного и прямого сигналов в точках 21 и 20. К шине 20 подключены затвор повторяющего транзистора 1 истокового повторителяпрямого сигнала, затвор ключевого транзиетора 4 истокового повторителя инверсного сигнала,и затвор третьего транзистора 10. К шине 21 инверсного сигнала подключены затвор ключевого транзис-. тора 2 — истокового повторителя прямого сигнала, затвор повторяющего транзистора 3 — истокового повторителя инверсного сигнала и затвор четвертого транзистора 11.

На временных диаграммах работы устройства (фиг. 2), обозначены потенциалы U«- 0, в точках 14-2 1 соответственно.

Устройство работает следующим образом.

Пусть в исходном состоянии пря.мой сигнал имеет уровень логического и

0, а инверсный сигнал — уровень логической "1", тогда в точке 17. установится низкий уровень напряжения, а в точке 18 - высокий уровень напряжения. При смене адресного сигнала прямой сигнал переходит в состояние логической "1", а инверсный сигнал — в состояние логического "0". При этом истоковый повторитель прямого сигнала переходит в состояние логической "1".

Уровень напряжения в точке 16 ниже уровня напряжения прямого сигнала на величину порогового напряжения транзистора 1. Таким образом, напряжение в точке 18 уменьшается после того, как уровень прямого входного сигнала превьппает уровень двух пороговых напряжений MOII-транзисторов (момент 1з ). . В исходном состоянии ток нагрузочного транзистора 9 протекает че-. рез первую цепочку последовательно соединенных транзисторов 5 и 6.Размеры транзисторов 9, 5 и б.выбирают так, что в исходном состоянии напряжение в точке 14 ниже порогового напряжения транзистора 13.

При переходном процессе напряжение в точке 17 начинает повьппаться при превышении уровня прямого входного сигнала уровня порогового на-. пряжения первого транзистора 10 (момент 1 ), что приводит к уменьшению, проводимости транзистора 5. Кроме того, с самого начала переходного процесса (момент t, ) транзистор 5

1249695

3 начинает закрываться по затвору.

Таким образом, от момента времени

1, до - напряжение в точке 144 начинает возрастать за счет зарядного тока нагрузочного транзистора 9 и уменьшения напряжения на затворе транзистора 5. С момента времени 1

2 до момента 1 скорость возрастания напряжения в точке 14 увеличивается за счет двух дополнительных про- 10 цессов, †. дополнительного. запирания транзистора 5 по его истоку (точка 17), разряда точки 18 на точку

14 за счет открытия транзистора 7 прямым входным сигналом. 15 (С момента времени 1 (уровень з двух пороговых напряжений входного прямого сигнала) начинается понижение напряжения в точке 18 через

20 .транзистор 8. Когда напряжение в точке 18 понизится так, что разность напряжений между точками 20 и 18 превысит пороговое напряжение тран-. зистора 7, последний откроется и на-

25 пряжение в точке 14 начнет понижаться через открытые транзисторы 7 и 8.

Размеры транзисторов 7 — 9 выбирают так, что в установившемся состоянии в точке 14 уровень напряжения не превышает уровень порогового напряжения транзистора 13. Напряжение на выходной шине 19 в целом является инверсным напряжению в точке 14. Инвертор на транзисторах 12 и 13 позволяет подключить к выходной шине большую емкостную и токовую нагрузки

1 выбор соотношения размеров транзисторов инвертора позволяет устанавливать минимальную длительность импульсного сигнала на выходной клемме. .При переключении инверсного входного сигнала в состояние логической "1 а прямого входного сигнала — в состояние логического "0" процессы, происходящие в точках 16, 15, 17, 18, 45 аналогичны описанным процессам в точках 15, 16, 18, 17 соответственно, работа истоковых повторителей прямого, инверсного сигналов, первой и второй цепочек, .третьего и четвертого50 транзисторов аналогичны описанной работе .иссоковых повторителей инверсного, прямого сигналов, второй и первой цепочек транзисторов,. третьего и.четвертого транзисторов соответст- 55 венно.

Таким образом, при любом изменении адресных сигналов происходит вы4 работка импульсного .сигнала и его формирование не связано с наличием других сигналов.

Работа предлагаемого устройства не связана с процессами заряда и разряда и возникновением задержек в.. этих процессах. Единственным условием работы устройства является то, что уровни логического "0 входных сигналов меньше порогового напряжения транзисторов, а уровни логической "1" превышают уровень двух пороговых напряжений. Последнее выполняется в ИС, реализованных на

МОП-транзисторах и совместимых с.

ТТЛ ИС.

Таким образом, предлагаемое устройство является пороговым формирователем импульсного сигнала и импульсный сигнал формируется при любых длительностях фронтов входных сигналов.

Все вновь вводимые элементы не приводят к изменению тока потребления элементов, входящих в общую часть известного и предлагаемого устройств, количество вводимых элементов меньше, чем количество элементов в известном устройстве. При этом для работы пред- лагаемого устройства не требуется наличие других устройств (в известном — регистр 40) °

Таким образом, в предлагаемом уст- . ройстве расширяются функциональные ,возможности за счет формирования импульсного сигнала при асинхронной (не связанной с тактирующими сигналами) смене информации.

Преимущества предлагаемого устройства по сравнению с известным заключаются в формировании импульсного сигнала при произвольной смене входных адресных сигналов уменьшенном потреблении тока, кроме того для работы устройства не требуется наличие других дополнительных и синхронизирующих устройств.

Формула изобретения

Устройство обнаружения смены адресного сигнала в интегральном исполнении на МОП-транзисторах, содержащее инвертор, нагрузочный транзистор, первую и вторую цепочки, причем каждая цепочка состоит из последовательно соединенных первого и второго транзисторов, стоки пер12

Vg

Ugg

Составитель N.Ðoìàíoâñêèé

Редактор Н.Марголина Техред Л.Олейник Корректор Е.Сирохман

Заказ 4338/58 Тираж 81б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 вых транзисторов цепочек подключены к истоку и затвору нагрузочного транзистора и к входу инвертора, сток нагрузочного транзистора подключен к шине питания, инвертор включен между шиной питания и общей шиной, а выход инвертора подключен к выходной шине, затворы первых транзисторов первой и второй цепочек подключены к входным шинам инверсного и прямого сигналов соответственно, о т л и ч а ю щ е е с я тем, что, с целью расширения его функциональных возможностей путем формирования импульсного сигнала при произвольной смене входной информации, уменьшения потребляемой мощнос.ти, уменьшения массогабаритных показателей, в него введены третий и четвертый транзисторы, включенные между шиной питания и точками соединения и стока первого и стока второго транзисторов в первой и второй

f цепочках соответственно., истоковые

49695 6 повторители прямого и инверсного сигналов, включенные. каждый между шиной питания и общей шиной и состоящие из последовательно включенных повторяющего и ключевого транзисторов, причем затвор ключевого транзистора истокового повторителя инверсного сигнала, затвор повторяющего транзистора истокового повто.1О рителя прямаго сигнала и затвор третьего транзистора-подключены к входной шине прямого сигнала, затвор повторяющего транзистора истокового повторителя инверсногосигнала,затвор

15 ключевого транзистораистокового пов-. торителя прямогосигнала изатвор четвертого транзистора подключены к входной шине инверсного. сигнала, затворы вторых транзисторов первой и второй цепочек подключены к выходам истоковых повторителей инверсного и . прямого сигналов, соответственно, причем истоки этих транзисторов соединены с общей шиной.