Устройство для суммирования одноразрядных приращений

 

Изобретение предназначено для использования в решаюпщх модулях цифровых интегрирующих структур с одноразрядными приращениями. Целью изобретения является расширение функциональных возможностей за счет обеспечения одновременного суммирования нескольких одноразрядных приращений с-разными порядками без предварительного выравнивания порядков, что значительно упрощает программирование задачи и в 1,5-2 раза сокращает время начального масштабирования задачи, поскольку устраняется необходимость в выравнивании порядков входных одноразрядных приращений и тем самым в проведении расчетов масштабных коэффициентов при начальном масштабировании. Поставленная цель достигается введением счетчика по модулю К, группы регистров, группы блоков сравнения, группы трехвходовых элементов И., двух групп элементов задержки, второго элемента НЕ, третьего, четвертого и пятого элементов И, двух элементов ИЛИ, триггера и второго элемента задержки. 1 ил. i (Л to ел sl ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1251072 @ G Об F 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,.

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3836048/24-24 (22) 04.01,85 (46) 15.08.86. Бюл. Ф 30 (71) Таганрогский радиотехнический институт им. В. Д. Калмыкова (72) И. М. Криворучко, К. Г. Иваненко и Б. С. Секачев (53) 581.32(088.8) (56) Авторское свидетельство СССР

11 - 1015571 кл. G 06 F 7/49, 1983, Отчет по НИР "Разработка однород ной цифровой интегрирующей структуры на основе цифрового решающего модуля для реализации решающей части системы автоматического регулирования", Инв. 11 Б 309218. Кн, 1, Таганрог, 1973, с, 93-101. (54) УСТРОЙСТВО ДЛЯ СУ11ИИРОВАНИЯ

ОДНОРАЗРЯДНЫХ ПРИРАЩЕНИЙ (57) Изобретение предназначено для использования в решающих модулях цифровых интегрирующих структур с одноразрядными приращениями, Целью изобретения является расширение функциональных возможностей за счет обеспечения одновременного суммирования нескольких одноразрядных приращений с разными порядками без предварительного выравнивания порядков, что значительно упрощает программирование задачи и в 1,5-2 раза сокращает время начального масштабирования задачи, поскольку устраняется необходимость в выравнивании порядков входных одноразрядных приращений и тем самым в проведении расчетов масштабных коэффициентов при начальном масштабировании. Поставленная:цель достигается введением счетчика по модулю К, группы регистров, группы блоков сравнения, группы трехвходовых элементов И., двух групп элементов задержки, второго элемента HE третьего, четвертого и пятого элементов И, двух элементов ИЛИ, триггера и второго элемента задержки.

1 ил.

1251072

Изобретение относится к вычислительной технике и предназначена для использования в решающих модулях цифровых интегрирующих структур (11ИС) с одноразрядными приращениями.

Цель изобретения — расширение функциональных возможностей за счет обеспечения возможности одновременного суммирования нескольких одноразрядных приращений с. разными порядками, На чертеже представлена функциональная схема устройства для суммирования одноразрядных приращений.

Устройство для суммирования одноразрядных приращений содержит результирующий одноразрядный сумматор 1, первый элемент задержки 2, первый элемент И 3, второй элемент

И 4, счетчик 5 па модули К, группу блоков сравнения 6, группу регистров 7, группу управляющих элементов И 8, группу элементов И 9 положительных приращений, группу элементов И 10 отрицательнь|х приращений, первую группу одноразрядных сумматоров ll первую группу элементов задержки 12, вторую группу одноразрядных сумматоров 13, вторую группу элементов задержки 14, третий элемечт И 15, первый элемент НЕ 16, четвертый элемент И 17, первый элемент ИЛИ 18, триггер 19, второй элемент ИЛИ 20, второй элемент задержки 21, пятый элемент И 22, второй элемент HE 23, вход 24 разрешения рабаты устройства, тактирующий вход 25 устройства, вход 26 сброса устройства, входы 27 начальных данных, входы 28 синхронизации данных, группу входов 29 положительных приращений, группу входов 30 отрицательных приращений, вход 31 конца итерации устройстна, ныход 32 результата суммирования устройства.

Устройства для суммирования одноразрядных приращений работает следующим образом.

Перед началом работы производится установка устройства для суммирования одноразрядных приращений в исходное состояние, при этом соответствующий сигнал сброса через вход 26 устройства поступает .на вход установки нуля счетчика 5 по модулю К, на входы установки нуля регистров 7 группы, íà первый вход первого элемента ИЛИ 18, а через последний — на вход установки нуля триггера 19. В результате счетчик 5, регистры 7 группы и триггер 19 устанавливаются н нулевое состоянне, Затем производится ввод масштабных коэффициентов, рассчитанных при начальном MactrrtaGHpoBafIHH задачи для каждого входного приращения в соответствии с масштабными соотна10 шениями интегрирующих машии по формулее

HI„. =n-m„+mdy„ где HI, — значение масштабного коэффициента для 1-го входно15 го приращения, определяющее номер разряда подынтегральной функции са стороны младших разрядов, с которым суммируется j — е

20 одноразрядное нходнае приращение;

rr — количество числовых разрядов в регистре падынтегI ральной функции (без знаковых разрядов);

m — показатель степени двоичY ного порядка значения падынтегральной функции;

mdyj - показатель степени дноич30 ного порядка j-го входного приращения.

При этом значения масштабных коэффициентов НТ.> поступают параллельными кодами через группу входов 27 устройства на информационные входы регистров 7 группы и по импульсам синхронизации данных, поступающим одновременно са значениями масштабных коэффициентов Н7 через соатвет10 сгнующие входы группы входов 28 последовательна на входы управления записью соответствующих регистров 7 группы, заносятся в эти регистры 7 группы (количества регистров 7 равно числу одновременно суммируемых входных приращений и на практике ранна 3 — 5).

По сигналу разрешения работы, поступающему через вход 24, откры50 вается второй элемент И 4, и на суммирующий вход счетчика 5 по модулю К начинают поступать через открытый элемент И 4 с входа 25 тактирующие импульсы, изменяющие состояние счетчика 5 по модулю К от 0 до (К-l), где К вЂ” общее количество разрядов с регистра падынтегральнай функции, включающее числовые разряды (и) и

1251072

10 з знаковые разряды (n,„ ). При совпадении значения какого-либо масштабного коэффициента Н,), записанного в

J соответствующем регистре 7, со значением счетчика 5 по модулю К (счетчик срабатывает по заднему фронту входных тактирующих импульсов) на выходе соответствующего блока сравнения б группы появляется единичнъ и сигнал длительностью в один такт, который открывает соответствующий трухвходовый элемент И 8 группы (на вторые входы элементов .И 8 группы поступает с входа 24 сигнал разрешения работы), и тактирующий импульс, 15 с входа 25 устройства проходит через элемент И 8 группы и поступает на первый вход соответствующего элемента И 9 группы элементов И положитель-. ных приращений и на пурвый вход со- 20 ответствующего элемента И 10 группы элементов И отрицательных приращений в качестве масштабного импульса J-го одноразрядного входного приращения, соответствующего во времени (n-m + 25 .У

+md>,)-му разряду подынтегральной функции. На вторые входы элзмен" тов И 9 группы элементов И положительных приращений и элементов И 10 группы элементов И отрицательных приращений поступают импульсы с входов 29 и 30 устройства, представленные в тернарной системе кодирования, т.е. принимающие значения

+1 0 и -1 (положительные или отрицательные значения входнъа". одноразрядных приращений соответст- венно). В результате поступающими на ,первые входы этих элементов И 9 и И 10 масштабными импульс ми, вырабатываемыми отдельно для каждого входного одноразрядного приращения, производится приведение положительных и отрицательных значений соответствующих одноразрядных приращений к масштабу подынтегральной функции решающего модуля и преобразование их в последовательный код. Когда счетчик 5 по модулю К достигает значения (К-l), то вырабатываются-все масштабные сигналы для всех одноразрядных входных приращений в первом цикле вычислений (на первом шаге решения) и в следующем такте счетчик 5 по модулю К переходит в состояние, равное нулю, и устройство начинает выработку масштабных сигналов для входных приращений следующего цикла вычислений, который для каждого входного приращения производится аналогично первому циклу вычислений, затем производится выработка масштабных сигналов для третьего цикла вычисления и т.д, Суммирование входных одноразряд" ных прирашений, представленных в тернарной системе кодирования, осуществляется раздельно для их положительных и отрицательных значений по двум идентичным каналам. Положительные значения одноразрядных приращений поступают с входов 29 устройства на вторые входы соответствующих элементов И 9 группы элементов И положительных приращений. Физически одноразрядные приращения в тернарной системе кодирования, т.е. принимающие значения "+1", "0" и "-1", представляют собой потенциалы, соответствующие "+1" или "-l", длительностью в одну итерацию или К тактов, где К вЂ” длина слова подынтегральной функции, включая знаковые и числовые разряды. Если положительное значение

i-ro входного- одноразрядного приращения равно единице, то на выходе

i-ro элемента И 9 группы элементов И положительных приращений в момент времени, соответствующий масштабному импульсу i-го одноразрядного

1 приращения, появляется импульс длиной в один такт, т.е. положительное значение i-ro одноразрядного приращения подынтегральной функции приводится к масштабу подынтегральной функции и переведено в последовательный код. Суммирование последовательных кодов положительных значений одноразрядных приращений осуществляется параллельно-последовательным сумматором, состоящим из одноразрядных сумматоров 11 первой группы и элементов задержки 12 первой группы.

С выхода суммы последнего (m-1)-ro одноразрядного сумматора ll первой группы получившийся последовательный код суммы положительных значений входных одноразрядных приращений поступает на второй вход результи- рующего одноразрядного сумматора i.

Сумма отрицательных значений входных одноразрядных приращений образуется аналогично с помощью элементов И 10 одноразрядных сумматоров 13 второй группы и элементов задержки 14 второй группы. Для формирования оконча1251072 тельной суммы положительных и отри цательных значений одноразрядных приращений необходимо прямой последовательный код c5 MMbI отрицательных значений одноразрядных приращений преобразовать в дополнительный код, что осуществляется следующим образом, Первая единица в последовательном коде суммы отрицательных значений одноразрядных приращений, поступающая с выхода суммы последнего (m-1)го одноразрядного сумматора !3 второй группы, пройдя через открытый элемент И !5 (на второй вход этого элемента поступает единичный сигнал с нулевого выхода триг"ера 19, установленного в нулевое состояние при подготовке устройства к работе сигналом сброса с входа 2!>, а в процессе работы в конце каждой итерации— сигналом конца итерации, совпадающим по времени с последним тактовым импульсом !гтерации и поступающим, с входа 3! устройства через элемент

ИЛИ 18), и поступает без изменения через элемент ИЛИ 20 на третий вход результирующего однора=-рядного сумматора 1, а задержавшись на один такт на элементе задержки 21 эта единица поступает на единичный вход триггера 19 и перебрасывает его в ециничное состояние. Б результате триггер !9 закрывает элемент И 15 и открывает элемент И 17, и весь оставшийся последовательный код суммы отрицательных значений однораз,Рядных приращений поступает через э.|гемент HH 1б, через открытый элемент И 17 и через элемент ИЛИ 20 в инверсном виде на третий вход ре.— эультирующего одноразрядного сумматора 1, Образованный таким образом ,цопопнительный код суммы отрицательных значений одноразрядных приращений. поступающих с выхода элемента ИЛИ 20, просуммируется на сумматоре с суммой положительных значений одноразрядных приращечий, поступающей с выхода суммы последнего (ш-1)-го одноразрядного сумматора 11 первой группы, и общая сумма одноразрядных приращений с выхода суюгы результирукщего одноразрядного сумматора 1 по потенциалу разрешения работы, поступающему с входа 24 устройства на второй вход первого элемента И 3, поступает на

2Д

ЗО

4Î

5О

55 выход 32 результата суммирования устройства. Сигнал конца итерации, поступающий с входа 3! устройства через элемент НЕ 28 на вход элемен та И 22, запрещает Аормирование переноса из старшего знакового разряда, сформированного на предыдущей итерации, в младший числовой разряд следующей итерации, а включенный в цепь переноса сумматора 1 однотактный элемент задержки 2 служит для образования поразрядного переноса при суммировании суммь| положительных значений одноразрядных приращений с суммой отрипательных значений этих приращений.

Формула изобретения

Устройство для суммирования одноразрядных приращений, содержащее цва элемента И, группу элементов И положительных приращений, группу элементов И отрицательных прираще— ний, первую группу одноразрядных сумматоров, вторую группу одноразрядных сумматоров, результирующий одноразрядный сумматор, элемент задержки, элемент НЕ, причем первый вход результирующего одноразрядного сумматора соединен с выходом элемента задержки, а выход суммы результирующего одноразрядного сумматора соединен с первым входом первого элемента И, второй вход которого соединен с входом разрешения работы устройства, выход первого элемента И соединен с выходом результата устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения, возможности одновременного суммирования нескольких одноразрядньгх приращений с разными порядками, оно содержит счетчик по модулю К, группу регистров, группу блоков сравнения, группу управляющих элементов И, две группы элементов з адержки, второй элемент НЕ, третий, че твертый и пятый элементы И,два элемента ИЛИ, триггер и второй элемент задержки, причем выход второго элемента И соединен со счетным входом счет" чика по модулю К, выходы которого соединены с первыми входами блоков сравнения группы, вторые входы которых соединены с выходами всех регист7

1251 ров группы, выходы блоков сравнения группы соединены соответственно с первыми входами управляющих элементов И группы, выходы которых соединены с первыми входами элементов И положительных приращений группы и первыми входами элементов И отрицательных приращений группы, выход

ro элемента И положительных приращений группы (j=2, 3,..., m, где m — 10 число входных одноразрядных приращений), соединен с первым входом (1-1)ro одноразрядного сумматора первой группы, выход переноса j-ro одноразрядного сумматора первой группы сое- 15 динен через )-й элемент задержки первой группы со вторым входом этого же сумматора, выход суммы i-ro (i=1, 2,..., m-2) одноразрядного сумматора первой группы соединен с третьим 20 входом (i+1)-го одноразрядного сумматора первой группы, третий вход первого одноразрядного сумматора первой группы соединен с выходом первого элемента И положительных прира- 25 щений группы, выход суммы последнего (m-1)-го одноразрядного сумматора первой группы соединен с вторым входом результирующего одноразрядного сумматора, выход j-ro элемента И от- З0 рицательных приращений группы (1=

=2, 3,..., m) соединен с первым входом (j-1)-го одноразрядного сумматора второй группы, выход переноса

j-ro одноразрядного сумматора второй группы соединен через j-й элемент задержки второй группы с вторым входом этого же сумматора, выход суммы

i-го одноразрядного сумматор.а второй группы (i=1, 2,..., m-2) соединен с 40 третьим входом (i+1)-ro одноразрядного сумматора второй группы, третий вход первого одноразрядного сумматора второй группы соединен с выходом первого элемента И отрицательных 4> приращений группы, выход суммы последнего (m-1)-го одноразрядного сумматора второй группы соединен с первым входом третьего элемента И и через первый элемент HE соединен с

Q72 8 первым входам четвертого элемента И

t выход первого элемента ИЛИ соединен с входом установки в "О" триггера, прямой выход которого соединен с вторым входом четвертого элемента И, а инверсный выход триггера соединен с входом третьего элемента И, выход четвертого элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И и с входом второго элемента задержки, выход ко-. торого соединен с входом установки в "1" триггера, выход второго элемента ИЛИ соединен с третьим входом результирующего одноразрядного сумматора, выход переноса которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго элемента НЕ, а выход пятого элемента И соединен с входом первого элемента задержки, первый вход второго элемента И и вторые входы управляющих элементов И группы соединены с входом разрешения работы устройства, а второй вход второго элемента И и третьи входы .управляющих элементов И группы соединены с тактирующим входом устройства, вход установки нуля счетчика по модулю К, вход установки нуля регистров группы и первый вход первого элемента ИЛИ соединены с входом сброса устройства, информационные входы регистров группы соединены с входами начальных данных устройства входы синхронизации регистров группы соединены с входами синхронизации данных устройства, вторые входы i-го элемента И положительных приращений группы и i-го элемента И отрицательных приращений. группы соединены соответственно с i è входами из групп входов положительных и отрицательных значений одноразрядных приращений устройства, в:орой вход первого элемента ИЛИ и вход второго элемента НЕ соединены с входом конца итерации устройства.

12510/2

Составитель A Чеканова

Редактор Т. Митейко Техред О.Сопко Корректор H. Муска

Заказ 4411!45 Тираж 671 Подписное

БНИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4