Функциональный преобразователь

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродей гствующих специализированных устройств и систем управления технологическими процессами. Целью изобретения .является повышение быстродействия. Уст-- ройство содержит регистр аргумента, блок памяти, сумматор, два сумматора-вычитателя, два регистра сдвига, схему сравнения и блок управления. . Достижение поставленной цели обеспечивается исключением операции умножения . 1 3.п.ф-лы. 2 ил. ь ю bi

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

OflNCAHNE ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3856218/24-24 (22) 18.02.85 (46) 15.08.86. Бюл. У 30 (71) Пензенский политехнический институт (72) С.Н.Вашкевич, В.Н.Попов, В.Д.Байков и E.Á.Âàøêåâè÷ (53) 681 . 325 (088. 8) (56) Петров В.П. Проектирование цифровых систем. M.: Машиностроение, 1967, с. 228.

Оранский А.М. Аппаратные методы в цифровой вычислительной технике.

Минск, изд-во БГУ им. В.И,Ленина, 1977, с ° 54-55.

„„SU„„1 и А1 (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродей ствующих специализированных устройств и систем управления технологическими процессами. Целью изобретения .является повышение быстродействия. Уст ройство содержит регистр аргумента, блок памяти, сумматор, два сумматора-вычитателя, два регистра сдвига, схему сравнения и блок управления.

Достижение поставленной цели обеспечивается исключением операции умножения. 1 з.п..ф-лы. 2 ил.

1251

Изобретение относится к вычислительной технике и может быть использовано при построении быстродейстнующих специализированных устройств и систем управления технологическими процессами.

Целью изобретения является повьппение быстродействия.

На фиг.l представлена блок-схема функционального преобразователя; на !0 фиг.2 — блок-схема блока управления.

Функциональный преобразонатель содержит регистр l аргумента, блок.2 памяти, сумматор 3, регистр 4 сдвига, сумматор-вычитатель 5, схему 6 !5 сравнения, сумматор-вычитатель 7, регистр 8 сдвига и блок 9 управления.

Блок управления содержит формирователь 10 импульсов, элемент 11 задержки, элемент ИЛИ 12, триггер 13, 20 элемент И 14, генератор 15 импульсов, элемент ИЛИ 16, регистр 17 сдвига, элементы И 18 и 19, элемент

ИЛИ 20.

Устройство работает следующим образом.

Сигнал, определяющий начало цикла вычисления, по входу "Пуск" поступает на формирователь 10 блока 9 управления. Формирователь 10 выраба- 30 тывает стандартный импульс, который поступает на первый выход блока 9 управления и обеспечивает обнуление сумматоров-вычитателей 5 и 7, сумматора 3, также занесение начальных значений аргумента х в регистр 1 н приращения аргумента hx в регистр

8. Сигнал с выхода формирователя 10, кроме того, задерживается элементом

11 задержки на интервал времени, не- @ сколько превышающий длительность импульса, формируемого формирователем

l0. Таким образом, импульс, появляющийся на выходе элемента 11 задержки, обеспечивает взведение триггера

l3 блока 9 управления н единичное состояние, а также занесение выбираемых из блока 2 памяти по адресу, определяемому старшими разрядами регистра 1 аргумента, значений функции у; и приращения функции Ь у;+, -у! соответственно н сумматор 3 и регистр 4.

Импульс с выхода элемента 11 задержки поступает также через элемент

KlN 16 на вход регистра 17 блока 9 управления, обеспечивая запись единицы в его младший разряд. Импульсы

03 2 с выхода генератора 15 импульсов начинают поступать через открытый эле- . мент И 14 на вход регистра 17 сдвига, обеспечивая продвижение единицы по всем его разрядам. В целях исключения нозможных "гонок" импульсов с выходов элемента ll задержки и генератора 15 импульсов выходы младпих разрядов регистра 17 сдвига не участвуют в формировании серии управляющих сигналов. Первый из сигналов, формируемый на первом выходе регистра 17 сдвига, поступает на вход схемы 6 сравнения, где сравнивается величина х „, — младшие разрядь. регистра 1 аргумента х — с содержимым сумматора-вычитателя 7. В случае равень стна сраннинаемых величин на первом выходе схемы 6 сравнения кодов по сигналу, поступающему на его стробирующий вход, вырабатывается импульс, который поступает через элемент

ИЛИ 12 на вход триггера 13, устанавливая его в нулевое состояние. Кроме того, сигналом с первого выхода схемы б сравнения кодов обеспечивается подсуммирование к содержимому сумматора 3 результата, содержащегося в первом сумматоре-вычитателе 5, т.е.

y y; + асуп ° На этом вычисления заканчиваются, а результат вычисления значения функции !! снимается с информационных выходов сумматора 3. В противном случае регистр 17 сдвига продолжает работать и импульс, формируе" мый на его втором выходе, поступает на управляющие входы регистров 4 и 8 сдвига, обеспечивая сдвиг содержимо" го этих регистров на один разряд вправо, т.е..деление на 2.

Так как н рассматриваемом случае содержимое сумматора-вычитйтеля 7 не равно величине х О „,, то на нто ром выходе схемы 6 сравнения кодов устанавливается сигнал, принимающий два возможных значения в зависимости от результата сравнения: сигнал высокого (единичного) уровня соответствует случаю х Eo „,-j i xs, сигнал низкого (нулевого) уровня соотнетстует случаю x î

О... т-1

При этом устрой ство рабо тае т следующим образом.

Если х О х„, то сигнал с втоО... I -s1 рого выхода схемы 6 сравнения открывает элемент И 19, на второй вход которого поступает импульс с третьего выхода регистра 17 сдвига. Сигнал

12511 ОЗ с выхода элемента И 19 подается на входы управления вычитанием сумматоров-вычитателей 5 и 7, обеспечивая выполнение операции вычитания из содержимого сумматоров-вычитателей содержимого первого и второго дополнительных регистров 4 и 8 сдвига, т.е. х = х — йх н и Ф

В случае, если х х„, то сиг0„. 1.. ( нал низкого уровня с второго выхода схемы 6 сравнения кодов открывает по инверсному входу элемент И 18 и cur t5 нал с третьего выхода регистра 17 сдвига поступает через открытый элемент И 18 на вход:управления сложением сумматоров-вычитателей 5 и 7, обеспечивая выполнение операции сум2С мирования. При этом в сумматорах-вычитателях формируются результаты

6 х9 ун ун+

Импульсы, формируемые на выходе элементов И 18 и 19, поступают через элемент ИЛИ 20 на второй вход элемента ИЛИ 16 и затем на вход регистра 17 сдвига, обеспечивая запись еди-30 ницы в его младший разряд.

Далее весь основной цикл г>ычисления повторяется до получения равенства х, = х . Причем минимально возможное приращение по оси соответствует шагу аргумента. Очевидно, что минимальное число таких циклов (r.), определяется величиной шага таблицы.

Формула и з о б р е т е н и я

1. Функциональный преобразователь, содержащий сумматор, блок памяти, регистр аргумента и блок управления„ первый выход которого соединен с вхо дом установки в "0" сумматора и входом синхронизации регистра аргумента, информационный вход и выход старших разрядов которого соединены соответ- 0 ственно с входом аргумента преобразователя и адресным входом блока памяти, выход старших разрядов которого соединен с первым информационным входом сумматора, вход синхронизации и выход которого соединены соответственно с вторым выходом блока управления и выходом преобразователя, о личающийся тем,что,с целью повышения быстродействия, ь- не го введены два регистра сдвига, два сумматора-вычитатеJIH H c ek cpBH нения, первый и второй информационные входы которой соединены соответственно с выходом младших разрядов регистра аргумента и выходом первого сумматора-вычитателя, информационный вход которого соединен с выходом первого регистра сдвига, информационный вход которого соединен с входом приращения аргумента преобразователя, выход младших разрядов блока памяти соединен с информационным входом второго регистра сдвига, выход которого соединен с информационным входом второго сумматора †вычитате, выход которого соединен с вторым информационным входом сумматора, вход разрешения считывания которого соединен с выходом сигнала равенства схемы сравнения и входом признака суммирования приращенных функций блока управления, вход признака продолжения вычисления которого соединен с выходом. сигнала неравенства схемы сравнения, вход стробирования которой соединен с третьим выходом блока управления, четвертый выход которого соединен с входами сдвига первого и второго регистров сдвига, пятый выход блока управления соединен с входами управлением суммированием первого и второго сумматоров-вычитателей, входы управления вычитанием которых соединены с шестым выходом блока управления, первый выход которого соединен с входом синхронизации первого регистра сдвига и входами установки в "О" первого и второго сумматороввьгчитателей, второй выход блока управления соединен с входом синхронизации второго регистра сдвига, вход запуска блока управления соединен с входом запуска преобразователя.

2. Преобразователь по п. 1, о т — . я и ч а ю шийся тем, что блок управления содержит формирогатель импульсов, элемент задержкир три элемента ИЛИ, генератор импульсов, три элемента И, триггер и регистр сдвига, причем вход запуска блока «>правления соединен с входом формирователя импульсов, выход которого сое— динен с первым выходом блока управления, первым входом первого элемента

ИЛИ и через элемент задержки соединен с вторым выходом блока управлеи ния, входом установки в 1 триггера и первым входом второго элемента

ИЛИ, выход которого соединен с вхо— дом разрешения записи в младший разряд регистра сдвига, выходы с первого по третий которого соединены соответственно с третьим и четвертым выходами блока управления и пер щ выми входами первого и второго элементов И, выход генератора импульсов соединен с первым входом третьего элемента И, выход и второй вход которого соединены соответственно с входом сдвига регистра сдвига и выходом триггера, вход установки в "О" которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с входом признака суммирования приращения @ункции блока управления, вход признака продолжения вычислений которого соединен с вторыми входами первого и второго элементов

И, причем второй вход первого элемента И выполнен инверсным, выходы первого и второго элементов И соединены соответственно с пятым и шестым выходами блока управления и первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым входом второо элемента ИЛИ.

1251103

Составитель А.Зорин .Техред M.Õîäàíè÷ Корректор М.Самборская

Редактор И.Рыбченко

Заказ 4413/47 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., ц.4!5

Производственно-полиграфическое предприятие, r.ужгород, ул.Проектная,