Цифровой фазочастотный детектор

 

Изобретение относится к импульсной технике и может быть использовано в фазометрии и системах АПЧ. Цель изобретения - повышение точности фазочастотного детектора . Детектор содержит триггеры , 2, 7 8, элемент И-НЕ 3, интегратор 4 и элементы ИЛИ 5 и 6. Предложенная схема соединения элементов устройства исключает сбои, возникающие при совпадении во времени сигнала обнуления триггеров и входных сигналов фазочастотного детектора, что позволяет повысить точность измерения разности фаз входных сигналов при малых значениях частотных рассогласований. 2 ил. to СП О) иг 1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!) 4 Н 03 Р 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3822513/24-21 (22) 13.! 2.84 (46) 07.09.86. Бюл. № 33 (72) С. Л. Борисов и В. Л. Роговой (53) 621.374.5 (088.8) (56) Электроника, 1975, № 17, с. 56 — 58.

Патент США № 4027262, кл. 328- — 133, (Н 03 D 13/00), 1977. (54) ЦИФРОВОЙ ФАЗОЧАСТОТНЫЙ ДЕТЕКТОР (57) Изобретение относится к импульсной технике и может быть использовано в фазо„„SU„„1256140 А1 метрии и системах АПЧ. Цель изобретения— повышение точности фазочастотного детектора. Детектор содержит триггеры 1, 2, 7 и 8, элемент И вЂ” НЕ 3, интегратор 4 и элементы

ИЛИ 5 и 6. Предложенная схема соединения элементов устройства исключает сбои, возникающие при совпадении во времени сигнала обнуления триггеров и входных сигналов фазочастотного детектора, что позволяет повысить точность измерения разности фаз входных сигналов при малых значениях частотных рассогласований. 2 ил.

1256140

Изобретение относится к импульсной технике, а именно к фазочувствительным детекторам, и может быть использовано в фазометрии и системах АПЧ.

Цель изобретения — повышение точности фазочастотного детектора.

На фиг. 1 приведена структурная схема фазочастотного детектора (Чс — напряжение логической единицы); на фиг. 2 — временные диаграммы работы устройства.

На фиг. 2 обозначено: а — первый входной сигнал w (t); б — второй входной сигнал

x(t); в — сигнал на выходе первого триггера устройства; г — сигнал на выходе второго триггера устройства; д — сигнал на выходе третьего триггера устройства; е — сигнал на выходе четвертого триггера устройства; ж — сигнал на выходе первого элемента ИЛИ устройства; з — сигнал на выходе второго элемента ИЛИ устройства.

1О

15 дом первого триггера, а третий S-вход — с первыми С-входами второго и четвертого триггеров2и8.

Устройство работает следующим образом.

Пусть частота первого сигнала F меньше частоты второго сигнала Е . При F» F устройство будет работать аналогично. Начальное состояние произвольно. При неравенстве частот входных сигналов возникает ситуация, когда сначала передний фронт сигнала w(t) (ti) опережает передний фронт сигнала х(t) (t ) а затем передний фронт

Цифровой фазочастотный детектор содержит первый и второй триггеры 1 и 2, элемент И вЂ” НЕ 3, интегратор 4, первый и второй элементы ИЛИ 5 и 6 и третий и четвертый триггеры 7 и 8.

Первые С-входы триггеров 1 и 2 соединены с клеммами входных сигналов, вторые 25

D-входы — с клеммами сигнала логической единицы, а выходы — с входами элемента И вЂ” HE 3 и интегратора 4. Выходы первого и второго элементов ИЛИ 5 и 6 соединены с четвертыми R-входами соответственно первого и второго триггеров 1 и 2. З0

Первый выход третьего триггера 7 соединен с третьим S-входом первого триггера

1, а второй — с первым входом первого элемента ИЛИ 5, второй вход которого соединен с выходом элемента И вЂ” HE 3 и вторым входом второго элемента ИЛИ 6, первый З5 вход которого соединен с вторым выходом четвертого триггера, при этом первый выход последнего соединен с треьтьим S-входом второго триггера 2, первый С-вход — с первыми С-входом второго триггера, второй 40

D-вход — с четвертым К-входом второго триггера, а третий S-вход — с первыми Свходами первого и третьего триггеров 1 и 7.

Первый С-вход третьего триггера 7 соединен с первым С-входом первого триггера 1, второй D-вход — с четвертым R-вхо- 45 сигнала х (t) (1з) опережает передний фронт сигнала w (t) (t4) . В этом случае в момент времени t первый триггер 1 переходит в единичное состояние, в момент времени t2 второй триггер 2 переходит в единичное состояние, после чего вырабатывается сигнал обнуления, переводящий триггеры и 2 в нулевое состояние. Триггеры 7 и 8 устанавливаются в исходные единичные состояния первым нулевым уровнем входных сигналов.

В случае, когда импульс обнуления с выхода элемента И вЂ” НЕ совпадает во времени с передним фронтом сигнала х(1) (t), триггер 8 переходит в нулевое состояние, блокируя прохождение импульса обнуления на триггер 2 и переводя его в единичное состояние. Нулевым уровнем сигнала w(t) (18) триггер 8 возвращается в единичное состояние. В момент времени tg по переднему фронту сигнала x(t) триггер 1 переходит в единичное состояние, после чего вырабатывается импульс обнуления, переводя триггеры 1 и 2 в нулевое состояние. Таким образом детектор продолжает выдавать верную информацию — информационные импульсы на выходе второго триггера.

Цифровой фазочастотный детектор исключает сбои, возникающие при совладении во времени сигнала обнуления триггеров и входных сигналов фазочастотного детектора, что позволяет повысить точность измерения разности фаз входных сигналов при малых значениях частотных рассогласований.

Формула изобретения

Цифровой фазочастотный детектор, содержащий четыре триггера, элемент И вЂ” HE, два элемента ИЛИ и интегратор, причем

С-входы первого и второго триггеров соединены соответственно с С-входами третьего и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И вЂ” HE, а входы — с клеммой сигнала логической единицы, отличающийся тем, что, с целью повышения точности, входы интегратора соединены с выходами первого и второго триггеров, первый выход третьего триггера соединен с входом первого триггера, а второй выход через первый элемент ИЛИ соединен с R-входом первого триггера, соединенным также с D-входом третьего триггера, S-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с S-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с R-входом второго триггера, соединенным также с входом четвертого триггера, S-вход которого соединен с С-входом третьего триггера, а выход элемента И вЂ” HE соединен с вторыми входами первого и второго элементов ИЛИ.!

Ф 5 б 7 Р 4 /о 6х 1263

Риг.2

Составитель М. Катанова

Редактор С. Пекарь Техред И. Верес Корректор М. Демчнк

Заказ 4833/54 Тираж 8)6 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4(5

Филиал ПГ1П «Патент», г. Ужгород, ул. Проектная, 4