Устройство для умножения

 

Изобретение относится к вычислительной технике. Целью изобретения является повышение быстродействия .устройства. Устройство содержит регистры множимого и множителя, накапливающий сумматор, блок умножителей, блок управления. Для достижения поставленной цели устройство содержит три группы умножителей, выполненных на блоках памяти, два из которых предназначены для формирования старшей цифры частичного произведения, третье - для формирования младшей цифры произведения. Сущность изобретения состоит в том, что на вход блока умножителей подаются операнды в двоичн о-десятичном или двоичношестнадцатеричном коде. Блоки памяти закодированы таким образом, что в зависимости от режима и незначительной схемной корректировки на выходе имеется результат частичного произведения в заданном коде. Старщая часть произведения накапливается в накапливающем сумматоре, а младшая - замещает содержимое регистра множителя. 4 ил., 3 таб. с &

СОНИ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕаЪБЛИК (50 4 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3938630/24-24 (22) 26.07.85 (46) 23. 12.86. Бюл. У 47 (72) А.И. Подгорнов, A.M. Шугаев, А.Я. Костинский, M.Ï. Орлова и А.С. Гордеева (53) 681.325 (088.8) (56) Авторское свидетельство СССР

769539, кл. G 06 F 7/52, 1977.

Авторское свидетельство СССР

Ф 842800, кл. G 06 F 7/52, 1979. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике. Целью изобретения является повышение быстродействия .устройства. Устройство содержит регистры множимого и множителя, накапливающий сумматор, блок умножителей, блок управления. Для достижения пос„„Я0„„1278838 А1 тавленной цели устройство содержит три группы умножителей, выполненных на блоках памяти, два из которых предназначены для формирования старшей цифры частичного произведения, третье — для формирования младшей цифры произведения. Сущность изобретения состоит в том, что на вход блока умножителей подаются операнды в двоично-десятичном или двоичношестнадцатеричном коде. Блоки памяти закодированы таким образом, что в зависимости от режима и незначительной схемной корректировки на выходе имеется результат частичного произведения в заданном коде. Старшая часть произведения накапливается в накапливающем сумматоре, а младшая — за- . мещает содержимое регистра множителя.

4 ил., 3 таб.

1278838

Изобретение oTJ(oc(TTO к области

Бы Гислитезпьной техники и может ис1IOПЬ )ОВПЧ т?Ся Б ат)т>фмРТIП(ЕСI<ТHX «>CTÃÝOÉ ствах ?1)("! срсдпРИ ПГ)аизвад. ттсльт Ос ти.

Цепью изобрете!iHЯ является повышение быстродействия устройства.

На (ЪНГ, 1 !(зоб)т)ажРна (!"<Гн)«ци(.>па!.ль— н<зя схем< „< стрОйстБа для умпажРния > па фиг.2 — блок уптг)явления ., Па фиг.3— накапливающий сумматор, на фиг,4— временная д((ат рс(1. >Ма раба Tb." -.>страйстБа.

УСтРОй()тв О,T(JIJI Ут>!ПО)1(Е((: (Я тта? l;jb!X (фиГ 1 ) c(75IeP)I(jf i и<1((а?(

«Гп>)а!зле пи(! 1"I)i )1)ту ((! Г!>> 2 «> >(и()." (и I p

Лей 3, 1«<з!(Jb((i Из I i)T()pb!X Coiiep)THl

:=. )(смен т ИЛ! (I ">мп 0:к(! те?! ь 5 I l eo?3 01>

J>?))УГ! Т(>?J >т?,>1(0><И i e Ti ) Б TOP< и >-т)?) (ГП>,1

>?МН ОЖИ 1 РЗП> 7 !) Е ТЬЕР(I P )"!! TI bl > ЗГ(Смент И 8 сумматО() 110 МОД )>зп0 Дна 9 > регистр 10 ? ((((Зж(п PJj5(> состоящий из

Tстр.»i;> pe! !. тр 1 1

T-05!I;,è.:! Из п+1 тетр j(> (--(етчик 12 ит(?ра?Н(1(з)!с((ei(т И!11:.— !11> 1 3 „3 тlс !Р>J!t

ИЛИ I 4 з,пст?. <åíò И 1 3 > В(>11>:OIT, 6 результата, тактирующий вход 7, вход I 8 т!Псла итераций, Выход 19 признака конца Onep<2— ции. (тхо,>тт?! 20-2 Мпа:;имог ) и мпожи 1 тРИЛ, Бхац 22 <2H5>cêe>., »3xoif; ;.. з<(1-. дания Г) е>?ь?? (а „пер?зы(1 выход 24 блока

2, 13 Гopoè (зыход 20 IioKB 2, т>3е Гиз(, четвертый и пятый (зыходы 26-28 блока

2 вход 29 блокироьки блока 2, Бьl ход 30 мпадшей тетрацы накапливающе1 О с >>тмм<3 1 Ора, ьходы ) 1 13! т,не четных и чеч ных тетрад сумматора 1.

БЛОК; Г(паБЛ(тлт5! ((1)((Г, 2) С Ст>та())(.(11 первый ТТ - (.риггер 32. Второй ТТ-- Г)>1(ггер 33, 1.)- трпг гер 34> пср?31>(й ->ле-. мент И 3 ) !gTopoi! Г),>1(>1«теп," (» 1(> „; реТИП ЗЛЕ>!сит И 37, . Срвнй ЗГ С>!те!! Г

ИЛИ 38. 1!Topай )лe>(еп 1 1(1(I

Нат( II(H0щий > y>(>«(ато о (гпи . 31 (ОД(- т liт> \ !(ив(pTop - 0 1«ом>()> т а ОО первый сумматор 42, второй суммато р

43, тре?(>(?! сум?(атар 44 (все сумма-. 1 OP!I СО С I"OJI T Ii.! П Te I Pe(if) >< 1 (7Ут>ПУ злементов И 4. ), з:Jetle!IT И (б,peã-.тстр

47 результата, содержащий и- -1 тетрад °

Рег\Ic j p 1 0 ЯвляетсЯ ДВух 1 а(«тны?>( и изменя -? т свае СОстОяни! ПО 3 аднему g)p(3i(T>> сипхроимпуль("а B зависи"мости От сОстаяни5! (Баих у(15)авт!5(10 " (1(IIx вх05(ОБ . ?. еl и стp 1 0 colt(31)>)(.1(Г >1 тетрад и предназначен,цля хранения инфо() мации щ) едс T å вт (((ной В шР с т((ад цатеричном коде ил(-: Б коде 8-4-2-1 (33B0(I>1HQ- !ecJiTHH !oI: 1(olje) . 1>» Исход*oaf cccTQянии регистп 10 храпит множитель. В про:.:ессе рабаты регистр 10

ФОРМИРУЕТ Мз?ап(((У(0 -.aCTÜ Г(РОИЗВЕДЕНИЯ . и Б заВисимас Ги От сОстОяния стзаих

5 праВляl0щих ВходОБ мажаT н<2хадит ься в следующих режимах:

S(S, =00 — хра(зе5:He.

S S,, =-11 — ""=2.íeñeíèе, 81 S2.=10 — сдвиг информации ".пт)ава

0> f,l «> ц>,тфо?> ! сг>истр l1 я",ляется двухтактным и

I5 изменяет свае состся.:ие i0 заднему (1)po:! Ã?> Сl"!т (poJ»мп„«JJ!> са 53 з<3БисимОсти

03 СО тал >ИЯ> т BQ::тХ .->Ва "5 10>тi! Х т-Хада;;, >>ej-J ("В 1 с О, ;ср)?((тт (n+ I ) тe T— раду Б. Г)1)еднасз?(,2ле(г для хра (ения ин20 формаци"f> ji>)eel,cT<)БГ:eiii?Oй B шестнад

:;;Tepичном коде ихп-.. в коде 8-4-2-1 (д.-зонина-десятичпо) ..саде) . Тетрада (12I-1)-я регис гра 11 5(BTIHeTC5(Вспомо—

1 .(те5(j>jioi?J. 1> псхО нам состоянии мна

>.>(i(èQe заносит«" H B с таршие Il T.pTрад, .(с .1 иcTp I условно разбивается на

И(2 pcгпстрсв, содержащих по две

) ) (CTт)а(3(>(Г(т)Г(>(е?(Ji< >,-, HIQ;I«ifTe5(Ji 3 ,т; !!i! ГС(I ЕЛНДЮПЕ TC ТР ады ЗТИХ PBГИСТ

I)0B ПОЭТО?«()> УМНОЖСПИС На BI=!1)P5> ?>НО

КИТСЛ51 OCg>ЩЕС - (33(iieT(? Я 53,!TBG. (а(«> а о!

> 0 T3 !ГОi)0<«< < а((," Е Q « " e.! - ) (1>>л (<т

;, >...(()>1-<>,>>., с> (I л1) „(„т °,>,.т )(! T >ð (т(0;-0)(Г I ?т СУ«>,.I!IPÄBББ(.;Е П>);(->le(JJ(OT 0

- .РОИЗ Б ЕДЕПИЯ Пана((51:I>? <1(0(((((? C >? Ы(аТО— ром 1, после чего 0(ущсст(зляется сдвиг Ntj с)х«п?< (О го B)(el> Q .<,1 Одтн 3 цифру. ц IpH зтам мно:к !мое прсобретает сьой

ll(рво((ачальный B->Д. (>е)((имь(работы

peI"истра 11 спределя0 ся сос таянием

>0!((1:-. <, БХ ОДОП:

:;:ранение.

Сl 0 TOPI)BTIß

55 8(8г г занесение, (двиг l(jj(pop? ации Blip<2 но на одну цифру, сдвиг пнформации влево на О„.т((у цифру.

S(Sг 01

1» ПРрБОм т:1кте ОсуЩеств)!5!ется ум"

Гп)жение младших те град регистров на

35 Цнфп;> М(!0)((ИТ(?3!5((((-«»1?,>(т>)онаНГ(Е -топ>Ученпого п оизведс(11(5! Накаплинал ся сумматорам 1,, посл» чего осуществляет ся сДБ и г IH oKtII>(0 HО I! II) <213 0 на ОДНУ

H>,H(()pg> И(зи з там ст<(!)1 ((1< цифры:3 HJ1

40 мают позиции младших цифр, а самая младшая цифра множпмаго занимаeT позицию тетрады (п- - i, .

3 12

Счетчик 12 итераций определяет условие завершения операции умножения. Перед началом работы в него заносится длина множителя в цифрах.

После умножения множимого на цифру множителя из содержимого счетчика

12 итераций вычитается — "1".Режимы работы счетчика 12 итераций определяются состоянием его управляющих входов:

S S =00 — хранение, S S =11 — занесение, S, S, =01 — модификация на — "1".

Накапливающий сумматор 1 предназначен для формирования произведения путем суммирования содержимого регистра 47 с входными данными, поступающими с выхода умножителей 3. Регистр 47 является двухтактным и изменяет свое состояние по заднему фронту синхроимпульса, Регистр 47 содержит и+1 тетрад. Накапливающий сумматор 1 содержит три сумматора 4244. Сумматор 43 является основным.

Сумматор 42 предназначен для коррекций входных данных сумматора 43 на + 6 при десятичном умножении. При шест- надцатеричном умножении сумматор 42 не изменяет входные данные. Сумматор

44 предназначен для коррекции результата сумматора 43 на + 10 в тех тетрадах, которые не имеют при суммировании выходного переноса (формирования констант 10 осуществляют элементы 45 запрета). С коммутатора 41 подается на вход сумматора 42 содержимое регистра 47. Если с содержимым регистра 47,. складывается произведение четных цифр множимого на цифру множителя, то на вход сумматора 42 подаются младшие и тетрад регистра 47. Если с содержимым регистра 47 складывается произведение нечетных цифр множимого на цифру множителя, то на вход сумматора 42 подаются и старших тетрад регистра

47. Младшая (п+1)-я тетрада регистра 47 при этом подается на выход выдвигаемых данных накапливающего сумматора 1. Инвертор 40 определяет условие подачи содержимого регист78838

f0

45 ра 47 на вход сумматора 42. Элемент

И 46 управляет синхронизацией регистра 47. Стробирование регистра 47 осуществляется до полного обнуления счетчика 12 итераций. В этом случае элемент ИЛИ-НЕ 13 блокирует элемент И 46, благодаря чему накапливающий сумматор переходит в режим хранения.

Блок 2 управления определяет временную диаграмму работы предлагаемого устройства. Первый TT-триггер

32 определяет режим занесения исходной информации в устройство (при этом для накапливающего сумматора задается режим сброса). Второй

TT-триггер 33 управляет умножением операндов под управлением счетчика

12 итераций, Умножение осуществляется до тех пор, пока счетчик 12 итераций не обнулится. После этого блок 2 управления задает для регистров 10 и 11, а также для счетчика 12 итераций режим хранения.

Умножители 5-7 первой, второй и третьей групп представляют собой

ПЗУ, выДающие в зависимости от содержимого входных данных, которые являются адресом, частичные произвеяения.

Входными данными умножителей 5-6 являются четырехбитная младшая тетрада множителя (а а,а аэ) и четырехбитные четные тетрады множимого (в в,в в ). Умножители 5 первой группы формируют старшую цифру десятичного произведения тетрады множителя а,а„а а на соответствующие тетрады множимого в>в,в в . Умножители 6 вто рой группы формируют старшую цифру шестнадцатеричного произведения тех же тетрад. В зависимости от состояния D-триггера 34 блокируется одна из двух групп умножителей 5 или 6 и элементы ИЛИ 4 пропускают на вход накапливающего сумматора 1 старшие цифры либо шестнадцатеричного, либо двоично-десятичного произведения.

Кодируется ПЗУ умножителя 5 в соответствии с табл.1. ПЗУ умножителя 6 кодируются в соответствии с табл.2.

1278838

Таблица 1

3 4 5 (6 ) 7

О 1

0 О о о о о о о о о о о о о

I О 0

2 О

1 1 2

2 2 2

2 3 3

3 3 4

3 0 О

О 1

1 I

1 2

I 2

4 О б О

2 2 3 4 4

7 О

1 2 3 4 4 5

8 О

3 4 5 6

9 О

О 1 г

Табл

1 О О О

2 О О О

3 О О О

4 О О 0

5 0 О О

6 О О О

О О

1 1 1 1 1 1 1 1

О 1 1 1 1 1 2 2 2 2 2

1 1 1 2 2 2 2 3 3 3 3

1 1 2 2 2 3 3 3 4 4 4

1 2 2 3 3 3 4 4 4 5 5

2 2 3 3 3 4 4 5 5 б 6

2 3 3 4 4 5 5 б б 7 7

2 3 3 4 5 5 б 6 7 7 8

3 3 4 5 5 6 б 7 8 8 9

3 4 4 5 6 6 7 8 8 9 А

3 4 5 6 6 7 8 9 9 A В

4 4 5 6 7 8 8 9 А В С

4 5 6 7 7 8 9 А В С D

4 5 6 7 8 9 А В С 0 Е

1 1

1 2

7 0 О 0

8 О О 1

9 О О

А 0 О 1

В О О с О о

D О О

Е 0 О

F 0 О

О 0 О О О О О О О О О О О

О О О О О О О О О О О О- О

1278838

8 тичные умножители 7 третьей группы представляют собой ПЗУ.

ПЗУ умножителя 7 кодируется в соответствии с табл,3 размером l6» 16, 5 котоРая позволяет формировать младшие цифры произведения как двоично — десятичных. так и шестнадцатеричных операндов.

Умножители 7 третьей группы предназначены для формирования младшей цифры шестнадцатеричного и двоичнодесятичного произведения младшей тетрады множителя (а а,а а ) и четных тетрад множимого (в в, в в ). ЧасТаблица 3

0 1 2 3 4 5 6 7 . 8 9 А В С D Е F

0 0

3 4

6 8

9 С

0 0 0 0

1 0 1

2 0 2 4

3 0 3 6

4 0 4 8

5 0 5 А

4 А

Е 4 А 0 6 С 2 8

6 0 6

В формировании младшей цифры произведения принимают участие элементы ИЛИ 14 и двухвходовой элемент

И 15, а также входящие в состав умножителей одноразрядные сумматоры по модулю два 9 и трехвходовые элементы И 8. Одноразрядный сумматор по модулю два 9 предназначен для инверсии старшего бита при формировании шестнадцатеричной цифры произведения, соответствующей нечетному столбцу строки с номером от 8 до F. Ин7 0 7 Е

8 0 8 6

9 0 9 8

А 0 2 4

В 0 3 6

С 0 4 8

D 0 5 0

Е 0 6 2

F 0 7 4

0 0 0 0 0 0 0 0 0 0 0

5 6 7 8 9 А В С D E F

А С Е 0 2 4 6 8 А С Е

F 2 5 8 В Е 1 4 7 А D

4 8 С 0 4 8 С 0 4 8 С

9 E 3 8 D 2 7 С 1 6 В

3 A 1 8 У 6 D 4 В 2 9

0 8 6 4 2

5 4 3 2 1

0 2 4 6 8

5 8 1 4 7

0 4 8 2 6

5 0 5 0 5

0 6 2 8 4

5 2 9 6 3

1 версия осуществляется под управлением элемента И 8. Единичное состояние бита в свидетельствует о том, что элемент относится к нечетному столбцу. Единичное состояние бита а свидетельствует о том, что элемент располагается в строках с номерами от

8 до F. Для строк с номерами от 0 до

7, а также для двоично-десятичного умножения выход с частичного умножителя 7 третьей группы инверсии не подлежит.

1278838

При двоична-десятичном умножении строки табл. 4 и 5 можно поставить в следующее соответствие: 0-0, l-1, 2-А, 3-В, 4-С, 5-D 6-1", 7-Г, 8-8, 9-9. Исходя из этого, при задании адреса строки табл.3 при двоична-десятичном умножении используются элементы ИЛИ 14 и И 15. Элемент ИЛИ 14 отличает строки с номером 0 и 1 от всех остальных строк табл.3.

Устройство для умноже|шя данных работает следую<1<1<м образом.

По сигналу (фиг.;), 11ссту<1аю«,е< <у с ВхОдя ? 2 запус1 а, и пс 3 а<1пемуфронту синхроимпульса осуществляется устансвк2 В 1 перва1"а Т;Г Iриг"" гера 32. Единичное состояние этого триггера задает ссвмес Elo с элементами ИЛИ 38 и 39 режим занесения для регистров 10-11 и счетчика. 12, Для накапливающего сумматора 1 задается режим сброса. Следующий синхроимпульс по своему заднему фронту осуществляет занесение множителя В регистр 10, множимого г регистр 11, длины множителя в счетчик 12. Он же через первый элемент И 35 устанавливает в "1" второй ТТ-триггер 3 а также B зависи<ссти ат сOcтояния

I1 1< входа 23 режима уст-;.íaëiièbaeò в 1

D-триггер "-4 (един<<иное састоян1е, 3To1 а TpliI I ера cooTветс 1|г ет "у<<на жению операндов, представленных в коде 8-4-2-1).

После сброса сигнала с входа 22 запуска Ilo задне| . у

32. Установлен|п-.|й в "1" второй 1"1 - < ригl Ip 33 1е<>ез элеме1<т|-,< 1 37 и

ИЛИ 39 задает для регистра 11 режим сдвига В1-раВ0 на одну цифру.,".,ля регистра 10 и счетчика 12 задается при этом режим хранения, Очередной сицхраим<Гульс своим задним фрон 1 Ом =a носит в 2егистр 47 сумму первого частичного произведения с нулевым со. держимым регистра <7. Он же осуществляет сдвиг вправо на одну тетраду

10 задается режим сдвига. Вправо на одну тетраду, для регистра 11 saäaется реким сдвига влево на од<гу тетраду, для счетчика 12 итераций зада«« ется режим модификации на — 1,для накаплива<ш<<его сумматора 1 задается

55 режим, при котором входные данные складываются с содержимым регистра

>7 сдвинутым вправо на одну тетраду, Очередной синхраимпульс по своему заднему фронту ссуществляет занесение очередной суммы в регистр

47, сдвиг вправо на одну тетраду множителя в регистре 10 с одновременным занесением на место освободившейся тетрады содержимого (и+1)-й тетрады предыдущего содержимого регистра 47., сдвиг влево на одну тетраду мнох<имсгс регистра 11, моди<Ьикац|гю на — "1" содержимого счетчика

12 итераций. Этот же синхроимпульс по заднему франту осуществляет установку в "1" второго ТТ-триггера 33.

Этим завершается. одна итерация, связанная с умножением множимого на цифру множителя.

Итерации осуществляют до тех пор, пока счетчик 12 итераций не станет равным нулю. При этом элемент

ИЛИ-НЕ 13 блокируе.. элементы И 36, 37 и 46, вследствие чего для регистров 10 и 11, накапливающего сумматора | и счетчика 12 устанавливается режим хране ия. С инверсного выхода элемента И1П1-IIE 13 на выход

19 приз;<ака конца операции выдается признак завершения операции умнов<ения

Формула изобретения

Устройство для умножения,. содержащее регистры множимого и множителя, накапливаюшнй сумматор, группу элементов ИЛИ три группы умножителей, причем выход младшей тетрады регистра множителя соединен с первыми вхоцами умножителей первой H ВТорай групп выходы трех младших раз рядов младшей тетрады регистра множителя соединен с первым входом умножителей третьей группы, вторые входы 1.-х умножителей первой и втоpoI, и третьей группы (где

2,...,1I/2, п — разрядность сомножи— Ф телей) соединены с выходами 21.-х тетрад регистра множимого,выходы

:-х умножителей первой и второй групп соединены с первым и вторым

Входами з.-го элемента ИЛИ группы, вход разрешения умножения умножителей второй группы соединен с входом выбора режима накапливающего сумматора, и с первым выходом блока управления, второи вь|ход которого сое12/8838

l2 динен с входами разрешения умножения умножителей первой группы, информационные входы регистров множимого и множителя являются входами множимого и множителя устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, регистры множимого и множителя выполнены сдвиговыми и в устройство введены группы сумматоров по модулю два, группа элементов И, элемент И, элемент ИЛИ, элемент ИЛИ-НЕ,счетчик итераций, блок управления содержит два ТТ-триггера, D-триггер, три элемента И и два элемента ИЛИ, накапливающий сумматор содержит три сумматора, элемент И, элемент ИЛИ-НЕ, группу элементов И, коммутатор и регистр результата, причем тактирующий вход устройства соединен с тактирующими входами счетчика итераций, регистров множителя и множимого, с входом элемента И накапливающего сумматора, с тактирующими входами первого и второго ТТ-триггеров и первым входом первого элемента И блока управления, вход числа итераций устройства является информационным входом счетчика итераций, выход которого соединен с входом элемента ИЛИ-НЕ, инверсный выход которого является выходом признака конца операций устройства, вход запуска устройства является информационным входом первого ТТ-триггера, выход которого соединен с вторым входом первого элемента И блока управления, с входом сброса регистра результата, с входами разрешения записи счетчика итераций и регистра множителя, вход задания режима устройства является информационным входом В-триггера,прямой выход которого является первым выходом блока управления и соединен с первым входом элемента И, первым информационным входом первого сумматора и с прямыми входами элементов И группы накапливающего сумматора,инверсный выход D-триггера является вторым выходом блока управления и соединен с первыми входами элементов И группы устройства, прямой выход элемента ИЛИ-НЕ соединен с вторым входом элемента И накапливающего сумматора и с первыми входами второго и третьего элементов И блока управления, выходы которых соединены с первыми входами первого и второго элементов ИЛИ блока управления, вторые входы которых соединены с выходом первого ТТ-триггера, выход первого элемента И блока управ5 ления соединен с входом синхронизации D-триггера и с S-входом второго ТТ-триггера, прямой выход которого соединен с вторым входом третьего элемента И блока управления, инверсный выход второго ТТ-триггера соединен с вторым входом второго элемента И блока управления и информационным входом второго ТТ-триггера, выход первого элемента ИЛИ блока управления соединен со .счетным входом счетчика итераций с первым входом управления сдвигом регистра множимого, с входом управления сдвигом регистра множителя с первым управляющим вхо20 дом коммутатора и входом . элемента ИЛИ-НЕ накапливающего сумматора, выход второго элемента ИЛИ блока управления соединен с вторым входом управления сдвигом регистра множимого, выходы трех старших разрядов младшей тетрады регистра множителя соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с вторым входом элемента И, З0 выход которого соединен с входами разрешения умножения третьей группы

i-x умножителей, выходы старших разрядов которых соединены с первыми входами i-x сумматоров по модулю

35 два группы, вторые входы которых соединены с выходами i-x элементов И группы, вторые входы которых соединены с выходами младших разрядов

2i-х тетрад регистра множимого,тре40 тьи входы элементов И группы соединены с выходом старшего разряда младшей тетрады регистра множителя, выходы i-x элементов ИЛИ группы соединены с первыми группами входом не45 четных тетрад второго сумматора,первые группы входов старших и младших разрядов четных тетрад которого соединены с выходами соответственно сутжаторов по модулю два группы и

50 умножителей третьей группы, выход элемента ИЛИ-HE накапливающего сумматора соединен с вторым управляющим входом коммутатора, первый и второй информационные входы которого

55 соединены соответственно с выходайи и младших и и старших тетрад регистра результата, выход коммутатора соединен с вторым входом первого суммаФ

1278838

1З

19 тора, выход которого соединен с вторым входом второго сумматора, выход суммы которого соединен с первым входом третьего сумматора, второй вход которого соединен с выходом эле- 5 ментов И группы иакапливаюшегo сумматора, инверсные входы которых соединены с выходами переносов второго сумматора, выход третьего сумматора соединен с ин4ормационным входом ре- f0 гистра результата, вход синхронизации которого соединен с выходом эле" мента и накаплива|оцего сумматора, выход младшеи тетрады регистра результата соединен с входом сдвига регистра множителя, выход которого является выходом младших разрядов результата устройства, выход старших гетрад регистра результата является выходом старших разрядов результата устройства.

1278838

ДВоичное есяп ичное

Составитель Н. Маркелова

Редактор Л. Гратилло Техред В.Кадар Корректор А. Ильин

Заказ 6839/47

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4

17

29

22

29

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5