Устройство для синхронизации вычислительной системы

 

Изобретение относится к вычислительной технике, предназначено для формирования синхросигналов и может быть использовано в ЭВМ, многомашинных комплексах и многопроцессорных вычислительных системах. Целью изобретения является расширение функциональных возможностей за обеспечения непрерьтного контроля синхроимпульсов и автоматической коррекции при нарушении сдвигов синхроимпульсов. Отличительной особенностью устройства является то, что устройство обеспечивает непрерывньй контроль всех синхроимпульсов , используемых в системе, с автоматическим устранением нарушений сдвигов синхроимпульсов, которые могут возникнуть в процессе функционирования-системы . При отсутствии какого-либо синхроимпульса работа системы прекращается и устройство локализует неисправность до уровня конкретного выхода неисправного блока. Поставленная цель достигается за счет введения блока управления, блока выработки синхроимпульсов. 7 ил., 1 табл. (Л с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,.SU„„1287138 А1 (д) 4 G 06 F 1/04, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3828158/24-24 (22) 21 ° 12.84 (46) 30 ° 01.87. Вюл. У 4 (72) С.С.Серопян и Г.К.Маргарян (53) 681 ° 3(088.8) (56) Авторское свидетельство СССР

9 898408, кл. С 06 Р 1/04, 1979.

Авторское свидетельство СССР

Ф 1134940, кл. С 06 F 11/00, 1983. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике, предназначено для формирования синхросигналов и может быть использовано в ЭВМ, многомашинных комплексах и многопроцессорных вычислительных системах. Целью изобретения является расширение функциональных возможностей за счет обеспечения непрерывного контроля синхроимпульсов и автоматической коррекции при нарушении сдвигов синхроимпульсов.

Отличительной особенйостью устройства является то, что устройство обеспечивает непрерывный контроль всех синхроимпульсов, используемых в системе, с автоматическим устранением нарушений сдвигов синхроимпульсов, которые могут возникнуть в процессе функционирования системы. При отсутствии какого-либо синхроимпульса работа системы прекращается и устройство локализует неисправность до уровня конкретного выхода неисправного блока.

Поставленная цель достигается за счет введения блока управления, блока выработки синхроимпульсов. 7 ил., 1 табл.

1287138

Изобретение относится к вычислительной технике, предназначено для генерации и формирования синхросигналов и может быть использовано в ЭВМ, многомашинных комплексах и многопроцесСорных вычислительных системах, Целью изобретения является расширение функциональных возможностей за счет обеспечения непрерывного контроля синхроимпульсов с возможностью ав- 10 томатической коррекции при нарушении сдвигов синхроимпульсов.

На фиг.1 приведена схема устройства," на фиг.2 — временная диаграмма организации функционирования устрой- 15 ства; на фиг.3 — схема блока выработки синхроимпульсов; на фиг.4 — узел контроля; на фиг.5 — схема формирователя управляющих сигналов, на фиг.б — схема формирователя эталонных синхросигна- 20 лов, на фиг.7 — схема кодоуправляемой задержки.

Устройство содержит блок 1 синхронизации, блок 2 управления, блок

3 выработки синхроимпульсов, задающий генератор 4, формирователь 5 уп— равляющих сигналов ° Блок 2 управления содержит элемент HE 6, элемент

И 7, счетчик 8, дешифратор 9, эле- 30 мент ИЛИ 10, мультиплексор 11, элемент НЕ 12, элемент ИЛИ-НЕ 13, элементы И 14, 15 и 16, элементы ИЛИ 17 и 18, счетчик 19, узел 20 постоянной памяти, регистр 21, формирователь 22 эталонных синхроимпульсов, дешифратор 23, вход 24 сброса устройства, элемент ИЛИ-НЕ 25, выход 26 сбоя блоков 3, синхровход 27 блока 3, входы

28 группы входов управления задерж- 40 кой блока 3, синхровход 29 блока 3, группу 30 входов разрешения выбора блока 3, синхровходы31, 32 иЗЗ блока

3, вход 34 запуска блока 3, синхровход 35 блока 3 вход 36 эталонной последовательности, вход 37 сброса блока 3, выходы 38 устройства, адресные входы 39 формирователя 22 эталонных синхроимпульсов °

Блок 3 выработки синхроимпульсов содержит элементы И 40 и 41 первой и второй групп, счетчики 42, адресные входы 43 кодоуправляемых задержек 44, элементы И 45 третьей группы, элемент И 46, коммутатор 47, вход 48 запуска узла 50 контроля, вход 49 эталонной последовательности узла 50 контроля.

Узел 50 контроля содержит элементы И 51 и 52, элементы НЕ 53 и 54, элемент ИЛИ 55, триггеры 56, 57, 58 и 59, элементы И-НЕ 60 и 61, элемент

И 62, элемент 63 задержки, триггеры

64, 65 и 66, элементы И 67 и 68, элемент ИЛИ 69, элементы И 70 и 71 °

Формирователь 5 управляющих сигналов содержит триггеры 72 — 76, элемент ИЛИ-НЕ 77, группу 78 элементов

И, счетчик 79, дешифратор 80.

Формирователь 22 эталонных синхроимпульсов содержит мультиплексор

81, элементы 82 задержки. Элемент 44 кодоуправляемой задержки содержит элементы 83 задержки, мультиплексор 84.

Устройство работает следующим образом.

Блок 1 синхронизации производит генерацию и формирование опорных синхроимпульсов, необходимых для форформирования в блоках 3 выработки синхроимпульсов всех необходимых синхроимпульсов, а также управляющих сигналов, необходимых для организации функционирования устройства.

Блок 2 управления обеспечивает последовательную выборку всех синхроимпульсов, вырабатываемых во всех блоках выработки синхроимпульсов и подлежащих контролю, а также выборку соответствующих эталонных синхроимпульсов, вырабатываемых формирователем.

22 эталонных синхроимпульсов.

Блоки 3 выработки синхроимпульсов формируют все необходимые синхроимпульсы, осуществляют их контроль путем сравнения с соответствующими эталонными синхроимпульсами, поступающими от блока 2 управления, и производят анализ результатов сравнения.

При этом выделяют три случая: ошибка отсутствует; проверяемый синхроимпульс отсутствует; проверяемый синхроимпульс имеет нарушенный сдвиг °

При отсутствии ошибки выделяется сигнал разрешения блоку 2 управления, который осуществляет выборку и контроль следующих синхроимпульсов, При обнаружении отсутствия синхроимпульса работа устройства в целом блокируется и блок 2 управления выдает номера блоков 3 выработки синхроимпульсов, где обнаружена неисправность, и соответственно того синхроимпульса, который отсутствует.

1287138

55

Если выявлено нарушение сдвига проверяемого синхроимпульса, контро лируемый блок 3 выработки синхроимпульсов блокирует работу блока 2 управления и переходит в режим автоматической подстройки сдвига синхроимпульса. После устранения ошибки сдвига блокировка работы блока 2 управления снимается и продолжается контроль следующих синхроимпульсов. Таким образом производится последовательная выборка всех синхросигналон во всех. блоках 3 выработки синхроимпульсов, а лосле проверки синхроимпульса последнего блока устройство автоматически переходит вновь к проверке первого блока 3 выработки синхроимпульса, и далее процессы выборки и контроля синхроимпульсов циклически повторяются и продолжаются непрерывно, параллельно функционированию системы.

От исходной импульсной последовательности 4,, генерируемой задающим генератором 4, формирователь 5 управляющих сигналов формирует опорные синхроимпульсы 51 и 5 и управляющие сигналы 5, 5, 5, 5 (фиг.1 и 2).

Период длительности опорных синхроимпульсов Т равен длительности машинного такта, т.е. периоду синхроимпульсов, вырабатываемых блоками 3 выработки синхроимпульсов. Управляющие сигналы 5З -5 имеют период 57, который определяет цикл работы устройства. При этом весь цикл складывается из пяти тактов, соответственно поступающим последовательно управляющим сигналам 5 -5, которые называют тактовыми.

В исходном состоянии сигналом

СБРОС, поступающим на вход 24 устройства (фиг.1), счетчики 8, 19 и узлы

50 контроля всех блоков 3 выработки синхроимпульсов устанавливаются в нулевое состояние. На выходах счетчиков 8 и 19, дешифраторов 9 и 23, мультиплексора 11 устанавливается уровень логического "0". С выхода мультиплексора 11 уровень логического "0" поступает на входы элементов

И 14 и 16, блокируя сигналы, поступающие на другие входы,,а с выхода элемента НЕ 6 на вход элемента И 7 поступает уровень логической "1". На другой вход элемента И 7 также поступает логическая "1", так как на всех входах элемента ИЛИ-НЕ 25 поддерживается уровень логического "0"

1О

ЗО

40 с выходов 26 сбоя блоков 3 выработки синхроимпульсов, выдающих информацию об отсутствии ошибки. В то же время уровень логического "0" с выходов разрядов счетчика 19 поступает на входы дешифраторов 23 и 9, последние выдают код, который указывает, какой синхроимпульс в каком блоке 3 выработки синхроимпульсов отсутствует.

Если при проверке обнаруживается нарушение сдвига какого-либо синхроимпульса в одном из блоков выработки синхроимпульсов, то на выходе 26 соответствующего блока 3 выработки синхроимпульсон устанавливается логическая "1", которая приводит к временному прерыванию работы блока 2 управления благодаря блокировке работы. счетчиков 8 и 19. Но при этом соответствующий блок 3 переключается в режим подстройки сдвига синхроимпульса, который осуществляется в течение нескольких циклов, в каждом из которых производится контроль сдвига проверяемого синхроимпулвса. В последнем цикле, когда достигается требуемая величина сдвига, выход 26 блока 3 переключается с логической

"1" на логический "0", разрешая тем самым дальнейшую работу счетчиков

8, 19, и процесс проверки следующих синхроимпульсов продолжается .

Реализация режима автоматической подстройки сдвигов синхроимпульсов обеспечивается функциональной схемой блока выработки синхроимпульсов, приприведенной на фиг.3.

Узел 50 контроля реализует контроль наличия как проверяемого, так и эталонного синхроимпульса., и срав,нение их сдвигов. При этом с выходов . узла 50 контроля при обнаружении ошибки выдаются следующие сигналы: сигнал сбоя (выход 50 ), появление логической "1" на выходе 50 сигнализ зирует об обнаружении ошибки; сигнал разрешения на уменьшение сдвига (выход 50 ) сигнал разрешения на увеличение сдвига (выход 50, ).

Блок 3 выработки синхроимпульсов работает следующим образом.

В исходном состоянии после подачи по.входу 37 сигнала сброса узел 50 контроля устанавливается в начальное состояние, при котором на нсех выходах 50, „ 50< и 50 устанавливается уровень логического "0". На синхро1287138

5 входы 33 и 32 элемента 44 кодоуправляемой задержки непрерывно поступают опорные синхроимпульсы 5, и 5 (фиг.2).

В результате задержки опорных синхрсимпульсов на соответствующие величины, определяемые кодами, которые выдают счетчики 42, с выхода элемента

44 кодоуправляемой задержки выдаются сформированные синхроимпульсы с определенными и в общем случае разными 10 сдвигами. Сформированные синхроимпульсы поступают на выходы 38 блоков

3 и одновременно на информационные входы коммутатора 47. При выборке для проверки блока 3 в первом такте цикла 15 функционирования устройства с соответствующего входа дешифратора 23 (фиг.1) через вход 34 блока 3 на один из входов элементов И 40, 41, 45 и 46 поступает логическая "1", бла- 20 годаря чему блок 3 оказывается вы- . бранным. При этом на входы 30 в том же такте от счетчика 8 (фиг.1) поступает код выборки синхроимпульса, который через элементы И 45 подается на адресные .входы коммутатора 47, и на вход коммутатора 47 поступает синхроимпульс с соответствующего информационного входа коммутатора. Выбранный таким образом синхроимпульс начи- 30 нает поступать на вход 48 узла 50 контроля.

Во втором такте производится вы— борка эталонного синхроимпульса, который с выхода формирователя 22 эта- 35 лонных синхроимпульсов (фиг.2) по вховходу 36 блока 3 через элемент И 46 начина.ет поступать на вход 49 узла 50 контроля, производится контроль наличия обоих синхроимпульсов и сравнение 40 их временных сдвигов. Результат сравнения узел 50 контроля выдает в четвертом такте после поступления по входу 31 управляющего импульса 5q.

При отсутствии ошибки выходы 50,, 50, 45 и 50з сохраняют нулевое значение и работа устройства продолжается.

При отсутствии проверяемого синхроимпульса на выходе 50з устанавлива;ется логическая "1", а на выходах 50 50 и 50 сохраняется логический "0", в результате чего блокируется работа устройства в целом. логическая "1" устанавливается на выходе 50,, то необходимо увеличение сдвига проверяемого синхроимпульса, а если на выходе 50, то необходимо уменьшение сдвига проверяемого синхроимпульса, Пусть логическая "1" установилась на выходах 50з и 50 . В этом случае в четвертом такте цикла по выходу 26 блоку 2 управления выдается сигнал блокировки, а с выхода 50, на входы элементов И 40 подается разрешение на увеличение сдвига. При этом состояние входов 28, на которые поступают сигналы с выходов дешифратора

9 (фиг.1), определяет выбор одного из элементов И 40. При этом сброс узла 50 производится не в последнем такте данного цикла, а во втором следующего цикла. В первом такте следующего цикла по входу 27 на входы элементов И 40 и 41 поступает сигнал

5, который проходит только через элемент И 40, соответствующий выбранному синхроимпульсу, Поскольку вход элемента И 40 подключен к входу управления прямого счета счетчика 42, то содержимое счетчика увеличивается на единицу. При этом сдвиг синхроимпульса на выходе соответствующего элемента 44 задержки увеличивается на величину одного шага регулирования. Далее во втором такте вновь подключается эталонный синхроимпульс к входу узла 50 контроля, а в четвертом такте производится сравнение эталонного синхроимпульса с измененной величиной сдвига. Агалогичный процесс пошагового изменения сдвига и сравнения с эталонным синхроимпульсом циклически повторяется до тех пор, пока не достигается необходимая величина сдвига, Тогда в последнем цикле, в четвертом такте после проведения сравнения с эталонным синхроимпульсом состояние выходов 50>: и

50, изменяется с логической "1" на логический "0", вследствие чего блокировка блока 2 управления снимается, а элемент И 40, разрешающий проведение подстройки, блокируется. Со следующего цикла продолжается проверка следующего синхроимпульса, При обнаружении несоответствия сдвигов проверяемого и эталонного синхроимпульсов уровень логической

"1" устанавливается на выходе 50з и на одном из выходов 50< и 50 . Если

Если при обнаружении ошибки сдвига логическая "1" устанавливается на выходах 50з и 50, то разрешение на подстройку получает элемент И 41, выход которого соединен с входом разре1287

7 щения обратного счета счетчика ° Процесс подстройки происходит аналогично вышеописанному, только в направлении уменьшения содержчмого счетчика

42 и соответственно уменьшения сдвига 5 проверяемого синхроимпульса.

Узел 50 контроля работает следующим образом.

В исходном состоянии сигналом f0

СБРОС, поступающим на вход 37 узла 50 контроля, триггеры 56, 57, 58, 59, 64, 65 и 66 устанавливаются в нулевое состояние и на выходах 50» 50, и 50 устанавливается уровень логического f5

"0", указывающий на отсутствие ошибки. В первом такте работы устройства, когда производится выборка проверяемого синхроимпульса, последний начинает поступать на вход 48 узла 50 20 контроля, после инвертирования элементом НЕ 54 поступает на синхровход триггера 59, устанавливая его задним фронтом в состояние логической "1".

Во втором такте после выборки эталон- 25 ного синхроимпульса последний аналогичным образом по входу 49 и через элемент НЕ 53 поступает на синхровход триггера 58 и задним фронтом устанавливает его в состояние логической 30

"1". Установка триггеров 58 и 59 в состояние логической " 1" является признаком наличия обоих синхроимпульсов. Элемент И 62 по признаку наличия этих импульсов выдает сигнал на единичный вход триггера 64, который включает узел 50. При этом на входы элемента И 62 подаются инверсии эталонного и проверяемого синхроимпульсов для обеспечения включения тригге- 40 ра 64 во время паузы обоих синхроимпульсов. Таким образом, при наличии обоих синхроимпульсов триггер 64 устанавливается в состояние логической

"1", и на входы элементов И 51 и 52 подается логическая "1", благодаря чему эталонный и проверяемый синхроимпульсы, которые поступают на их другие входы, поступают на единичные входы триггеров 56 и 57. Благодаря 5р включению триггера 64 во время паузы обоих синхроимпульсов их подача на единичные входы триггеров 57 и 56 происходит без искажения сдвигов передних фронтов. Если один из синхроимпульсов поступает раньше другого, то соответствующий триггер 56 или 57 устанавливается в состояние логической "1" раньше другого и через элемент И-ИЕ 61 и элемент 63 задержки блокирует дальнейшее прохождение синхроимпульса по третьим входам элемен,тов И 51 и 52, Величина задержки элемента 63 определяет допустимое расхождение сдвигов синхроимпульсон.

Если это расхождение меньше задержки элемента 63, то другой триггер также успевает установиться в состояние логической "1", а н противном случае элементы И 51 и 52 блокируются раньше поступления второго синхроимпульса, и соответствующий триггер сохраняет исходное нулевое состояние. Таким образом; установка обоих триггеров 56 и 57 н состояние логической

"1" соответствует правильной величине сдвига проверяемого синхроимпульса, а сохранение одним из триггеров нулевого состояния означает несоответствие сдвига проверяемого синхроимпульса сдвигу эталонного синхроимпульса. Причем логический "0" на выходе триггера 56 означает, что сдвиг проверяемого синхроимпульса должен быть увеличен, а логический "0" на выходе триггера 57 означает необходимость уменьшения сдвига проверяемого синхроимпульса. Таким образом, состояние выхода элемента И-НЕ 60 определяет наличие или отсутствие ошибки сдвига, причем логический "0" соответствует отсутствию, а логическая "1" — наличию ошибки.

При отсутствии какого-либо из синхроимпульсов сравнение сдвигов не производится вследствие того, что в этом случае триггер 64 сохраняет на прямом выходе логический "0".

В четвертом такте на синхровходы триггеров 65, 66 по входу 31 узла 50 контроля поступает сигнал 5 (фиг.2), по которому триггеры 65 и 66 принимают результат контроля и на выходы

50» 50» 50> выдается соответствующая информация согласно таблице,, В примерах 1 и 2 с прямого выхода триггера 65 выделяется уровень логического "0" а с инверсного выхода— уровень логической "1", благодаря чему через элемент ИЛИ 55 пропуска ется сигнал 5в (фиг.2), поступающий на вход 29, и производится сброс всех триггеров, кроме выходных триггеров 66 и 65, сохраняющих результат контроля. Тем самым узел 50 подготавливается для проведения контроля н следующем цикле.

9 12871

В примерах 3 и 4 с прямого выхода триггера 65 уже выдается уровень логической "1", поэтому сигнал 5 блокируется уровнем логичес;,ого "0", поступающим с инверсного выхода триг- 5 гера 65, и сброс всех триггеров, кроме выходных триггеров 65, 66, производится уже во втором такте следующего цикла сигналом 5 (AHr,2), поступающим на вход 35 узла 50 контро- 10 ля. Это вызвано необходимостью сброса лишь после проведения подстройки сдвига на один шаг, который согласно вьппеописанному принципу функционирования блока 3 производится в перном 15 такте следующего цикла. Далее в каждом цикле работа узла 50 контроля повторяется и протекает аналогичным образом.

Пример реализации формирователя 5

1 управляющих сигналов (фиг. 5).

Задающий генератор 4 осуществляет генерацьпо исходной последовательности импульсов 4 „ от которой посредством днухразрядного счетчика 79, дешиАратора 80 и элементов И 78, и 78> Аормируются опорные синхроимпульсы 5 и 5з (фиг.2)

Триггеры 72-76 составляют пятираз- 30 рядный кольцевой сдвигающий регистр, который на пяти своих выходах Аормирует от одного из опорных синхроимпульсов серии сдвинутых сигналов с длительностями, pGBHbIMH периоду опорных синхроимпульсов, и с периодом, равным 5Т, где Т вЂ” период опорных синхроимпульсов. После стробирования этих сигналов 4, по вторым входам выходных элементов И 78з-78. на вьгходах 10 элементов И группы 78 выдаются сигналы 5 -56 согласно временной диаграмме (фиг.2). Элемент KM-HE 77 обеспечивает .<онтроль работы кольцевого регистра, а также начальную установку триггеров при включении питания.

Схема формирователя эталонных син.хроимпульсон {фиг.6) содержит прецизионные элементы 82 задержки, осуществляющие задержку опорных синхроимпульсов на,необходимое время, и мультиплексор 81. С целью обеспечения формирования синхроимпульса со сдвигом в любом интервале в течение машинного такта при использовании одинаковых элементов 82 задержки используются два опорных синхроимпульса 5, и 5 (фиг.2). При этом при формировании синхроимпульса в первой половике

38 10 такта используется первый опорный синхроимпульс 5,, а для формирования

J синхроимпульса во нторой половине такта используется второй опорный синхроимпульс 5

На входы Аормирователя 22 поступают опорные синхроимпульсы и, задерживаясь в прецизионных элементах 82 задержки, образуют всю временную диаграмму синхроимпульсов, используемую в устройстве, которые поступают на информационные входы мультиплексора и являются эталонными. Благодаря подаче соответствующих кодов на адресные входы 39 мультиплексора 81 осуществляется выдача на выход Аормиронателя эталонных синхроимпульсов любого эталонного сихроимпульса.

Схема кодоуправляемого элемента

44 задержки (Аиг.7) содержит элементы 83 задержки и мультиплексор 84.

Каждый элемент 83 задержки обеспечивает минимальную величину задержки, равную элементарному шагу регулировки сдвига синхроимпульса. Последовательным изменением кода, подаваемого на адресные входы 43 мультиплексора 84 путем прибавления или вычитания единицы осуществляется пошаговое увеличение или уменьшение сдвига синхроимпульса на выходе 38 мультиплексора 84.

Формула изобретения

Устройство для синхронизации вычислительной системы, содержащее блок синхронизации, о т л и ч а ю щ е е— с я тем, что, с целью расширения функциональных возможностей за счет обеспечения непрерывного контроля синхроимпульсов с возможностью автоматической коррекции при нарушении сдВиГОВ синхроимп льсОВ, В устроистно введен блок управления и и блоков выработки синхроимпульсон, причем первый выход блока сиьгхронизации соединен с первьп синхровходом блока управления и с первыми синхронходами блоков выработки синхроимпульсов, второй выход блока синхронизации соединен с вторым синхровходом блока управления и с вторыми синхровходами блоков выработки синхроимпульсов, третий выход блока синхронизации соединен с третьим синхровходом блока управления, четвертый выход блока синхронизации соединен с четвертым

f 287 t

)1 синхровходом блока управления и с третьими синхровходами блоков выработки синхроимпульсов, пятый выход блока синхронизации — с четвертыми синхровходами блоков выработки синхроимпульсов, шестой выход блока синхронизации — с пятым синхровходом блока управления и с пятыми синхровходами блоков выработки синхроимпульсов, вход сброса устройства сое- 10 динен с входом сброса блока управления и с входом сброса блоков выработки синхроимпульсов, причем блок управления содержит два элемента НЕ, четыре элемента И, два счетчика, два 15 дешифратора, три элемента ИЛИ, мультиплексор, два элемента ИЛИ-НЕ, узел постоянной памяти, регистр, Аормирователь эталонных синхроимпульсов, первый синхровход формирователя эта- 20 лонных синхроимпульсов является первым синхровходом блока, второй синхровход которого соединен с вторым синхровходом Аормирователя эталонных синхроимпульсов, третий синхровход блока соединен с первыми входами первого, второго, третьего и четвертого элементов И и с шестыми синхровходами блоков выработки синхроимпульсов, четвертый синхровход блока соединен

30 с синхровходом регистра и с входом разрешения считывания узла постоянной памяти, пятый синхровход блока соединен с управляющим входом регистра, выходы которого соединены с адресными З5 входами Аормирователя эталонных синхроимпульсов, выход которого соединен с входом эталонной последовательности блоков выработки синхроимпульсов,,выходы сигналов сбоя которых соединены с входами первого элемента ИЛИ-НЕ

I блока управления, выход первого элемента ИЛИ-НЕ соединен с вторыми входами первого и второго элементов И, 4> с вторым входом четвертого элемента

И, выход которого соединен с первым входом первого. элемента ИЛИ, выход которого соединен с входом сброса . первого счетчика и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И и с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом третьего элемента

И„ вход сброса блока соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго счетчика, вы12 ходы разрядов которого соединены соответственно с входами первого дешифратора, с первой группой адресных вховходов узла постоянной памяти и с группой входов разрешения выбора блоков выработки синхроимпульсов, первый выход первого дешиАратора соединен с первым входом группы входов управления задержкой блоков выработки синхроимпульсов, вьгходы первого дешиАратора с второго по (n-f)-й соединены с информационными входами с первого по (и-2) — и первого мультиплексора, и — и вьгход дешифратора соединен с вторым входом группы входов управления задержкой блоков выработки синхроимпульсов и с (n — 1)-м инАормационным входом первого мультиплексора, вьгход которого соединен с входом первого элемента НЕ, выход которого соединен с третьим входом первого элемента И, выход которого соединен со счетным входом второго счетчика, выходЫ с . первого по (и- i) é второго дешиАратора соединены с входом запуска блоков выработки синхроимпульсов соответственно с первого (n-f)-й, и-й выход второго дешиАратора соединен с входом запуска и-го блока выработки синхро-! импульсов, с третьим входом четвертого элемента И и с входом второго элемента НЕ, выход которого соединен с третьим входом второго элемента И, выход третьего элемента ИЛИ соединен со счетным входом первого счетчика, выходы которого соединены с входами второго дешиАратора, второй группой адресных входов узла постоянной памяти, с группой адресных входов первого мультиплексора и с входами второго элемента ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента И, причем каждый блок выработки синхроимпульсов содержит три группы элементов И, два счетчика, два элемента кодоуправляемой задержки, элемент И, коммутатор, узел контроля, причем первый сипхровход блока соединен с информационным входом первого элемента кодоуправляемой saдержки, группа входов управления задержкой которого соединена с выхода" ми разрядов счетчика, вход разрешения прямого счета которого соединен с выходом первого элемента И первой группы, первый вход которого соединен с первым входом второго элемента

И первой группы, с первым входом пер1287138 вого элемента И второй группы, с первым входом второго элемента И второй группы и является четвертым синхровходом блока, первый вход группы в,одов управления задержкой блока соединен с вторыми входами элементов И первой группы, второй вход группы входов управления задержкой блока соединен с вторыми входами элементов Ивторой группы, вход запуска блока со- IO. единен с первым входом элемента И, с первыми входами элементов И первой, второй и третьей групп, выхоД разрешения увеличения задержки узла контроля соединен с четвертым входом пер- 15 вого элемента И первой группы и с четвертым входом первого элемента И второй группы, выход разрешения уменьшения задержки узла контроля соединен с четвертым входом второго 20 элемента И первой группы и с.четвертым входом второго элемента И второй группы, выход второго элемента И первой группы соединен с входогл управления обратным счетом первого счетчика, выход первого элемента И второй группы соединен с входом управления прямого счета второго счетчика, вход управления обратным счетом которого соединен с выходом второго элемента И второи группы выг оды разрядов второго счетчика соединены с группой входов управления задерж-кой второго элемента кодоуправляемой задержки, синхровход которого является вторым синхровходом блока, треI тий синхровход которого соединен с первым синхров одом узла контроля, второй сипхровход которого является

cfQ четвертым синхровходом блока, пятый синхровход которого соединен с третьим синхровходом блока контроля, вход начальной установки которого является входом сброса блока, вход эталонной

45 последовательности которого соединен с вторым входом элемента И, выход которого соединен с входом эталонной последовательности узла контроля, вход запуска которого соединен с выходом коммутатора, информационные входы которого соединены соответственно с выходами элементов кодоуправляемых задержек и являются группой выходов блока, выход сбоя которого соединен с выходом сбоя узла контроля, управляющие входы коммутатора соединены с выходами элементов И третьей группы, вторые входы которых являются соот-- ветственно входами группы входов разрешения выбора блока, причем узел контроля содержит семь триггеров, элемент ИЛИ, семь элементов И, два элемента И-FIE, два элемента IIE, элемент ИЛИ. элемент задержки, причем первый синхровход узла соединен с первым входом первого элемента И, второй вход которого соединен с прямым выходом первого триггера, с первыми входами второго и третьего элементов

И и с первым входом первого элемента

ИЛИ, второй вход которого соединен с выходом второго триггера, второй синхровход узла соединен с синхровходом первого триггера и с синхровходом второго триггера, вход сброса которого соединен с входом сброса первого триггера, с первым входом второго элемента И11И и является входом начальной установки узла, третий синхровход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с инверсным выходом первого триггера, информационный вход которого соединен с выходом первого элемента И-HE первый вход которого соединен с выходом третьего триггера, с первым входом второго элемента И-НЕ и с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с выходом четвертого элемента И, выход второго элемента ИЛИ соединен с нулевыми входами третьего, четвертого, пятого и шестого триггеров и с нулевым входом седьмого триггера, единичный вход которого соединен с выходом пятого элемента И, первый вход которого соединен с выходом пятого триггера, сипхровход которого соединен с выходом первого элемента НЕ и с вторым вхог ом пятого элемента И, третий вход которого соединен с выходом шестого триггера, сиггхровход которого. соединен с выходом второго элемента НЕ и с четвертым входом пятого элемента

И, вход эталонной последовательности узла соединен с входом первого элемента НЕ и с первым входом шестого элемента И, второй вход которого соединен с первым входом седьмогo элемента И и с пряггым выходом седьмого триггера, инверсный выход, которого соединен с информационным входом второго триггера, вход запуска узла соединен с вторым входом седьмого эле16

1287138

Выход

Г T

Примеры

50> 50> 5

1 0

О Ошибки нет

2 0

3 0

4 1

1 Необходимость уменьшения сдвига синхроимпульса мента И и с входом второго элемента

НЕ, выход шестого элемента И соединен с единичным входом третьего тригФ гера, выход седьмого элемента И соединен с единичным входом четвертого элемента И, выход которого соединен с вторым входом первого элемента И-НЕ, с вторым входом второго элемента

И-НЕ и с вторым входом третьего элемента И, выход второго элемента И-НЕ 10 соединен с входом элемента задержки, I выход которого соединен с третьим входом шестого элемента И и с третьим входом седьмого элемента И, выход третьего элемента И является выходом разрешения увеличения задержки узла, выход элемента И является выходом разрешения уменьшения задержки узла, выход первого элемента ИЛИ является выходом сбоя узла, информационные входы пятого ишестого триггеров соединены с шиной. единичного потенциала узла. т

Результат контроля

1 Отсутствие синхроимпульса

1 Необходимость увеличения сдвига синхроимпульса

J (pue.

1287138

1287138

Щ,д.5 .59

Составитель Н, Торопова

Редактор Л. Повхан Техред Л.Сердюкова Корректор Г.Решетник

Заказ 7717/51 Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4