Оперативное запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении . Целью изобретения является повьппейие надежности устройства. Устройство содержит основной адресный накопитель, первый и второй дополнительные адресные накопители, основные и дополнительные усилители, первый и второй дешифраторы, первый и второй коммутаторы, первый к второй ассоциативные накопители, элементы ИЛИ, элементы И, инвертор, сдвиговый регистр , блок сравнения, генератор тестовой последовательности, генератор тактовых импульсов. Повышение надежности устройства достигается за счет обнаружения неисправных строк и столбцов элементов памяти и замены их на резервные элементы памяти, что позволяет в конечном итоге повысить выход годных микросхем и срок их эксплуатации.1 ил. (Л ел а

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (5)) 4 G 11 С,29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 396"1062/24-24 (22) 30.09.85 (46) 30.03.87. Бюл. W 12 (72) А.С. Березин, Е.М. Онищенко, С.В. Сушко, Ю.Н. Еремин, В.И. Кимарский, И).И. Кузовлев и И.В. Черняк (53) 681.327.6(088.8)(56) Авторское свидетельство СССР

N- 855739, кл. С 11 С 29/00, 1981.

Авторское свидетельство СССР

)) 1037349, кл. (11 С 29/00, 1982! (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполненйи. Целью изобретения является повьппение надежности устройства. Устройство содержит основной адресный накопитель, первый и второй дополнительные адресные накопители, основные и дополнительные усилители, первый и второй дешифраторы, первый и второй коммутаторы, первый и второй ассоциативные накопители, элементы ИЛИ, элементы И, инвертор, сдвиговый регистр, блок сравнения, генератор тестовой последовательности, генератор тактовых импульсов. Повышение надежности устройства достигается эа счет обнаружения неисправных строк и столбцов элементов памяти и замены их на резервные элементы памяти, что д позволяет в конечном итоге повысить

Щ выход годных микросхем и срок их эксплуатации.1 ил.

С::

1300569

Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. 5

Целью из обретения — повыше ние надежности устройства.

На чертеже представлена схема оперативного запоминающего устройства с самоконтролем. f0

Устройство содержит основной адресный накопитель 1, первый дополнительный адресный накопитель 2, основные усилители 3, первый дешифратор

4, второй дешифратор 5, первый коммутатор 6, дополнительные усилители

7,, второй дополнительный адресный накопитель 8, первый ассоциативный накопитель 9, элементы ИЛИ 10-14, элементы И 15- 16, инвертор 17, вто — 20 рой коммутатор 18, второй ассоциативный накопитель 19, сдвиговый регистр

20, блок 21 сравнения, генератор 22 тестовой последовательности, генератор 23 тактовых импульсов, адресные входы устройства 24, информационный вход 25, вход 26 записи считывания, информационный выход 27, вьгход 28 отбраковки.

Устройство работает следующим образом.

При подключении питания на выходах генератора 23 тактовых импульсов и сдвигового регистра 20 устанавливается состояние "0" (цепи начальной 35 установки не показаны).

При самотестировании на входах 25 и 26 устройства поддерживаются состояния "О", что означает прохождение на выходы элементов ИЛИ 10 и 11 сиг- 40 налов с генератора 22 тестовой последовательности.

Первый дешифратор 4 построен так, что столбцом с нулевым адресом является столбец элементов памяти, наиболее удаленный от блока второго дешифратора 5. Это означает, что при любом строчном дефекте (обрыв или замыкание словарных шин) элемент па- 0 мяти этой строки, принадлежащий также и нулевому столбцу, будет неисправным. Следовательно, отказ элемента памяти нулевого столбца указывает с большей вероятностью на строчный отказ, нежели на столбцовый, и поэтому в этом случае необходимо использовать резервные строки второго дополнительного адресного накопителя.

При обнаружении первого дефектного элемента памяти, если он не принадлежит нулевому столбцу,, адрес содержащего его столбца заносится в первый ассоциативный накопитель 9 по сигналу элемента И 16. Запоминание адресов столбцов., содержащих дефектные элементы памяти, в ассоциативном накопителе 9 продолжается до тех пор, пока сигнал на втором выходе сдвигового регистра 20 не уста— новится в состояние " 1", что означает полное использование резервных столбцов первого дополнительного адресного накопителя 2. Тактовым сигналом сдвигового регистра 20, на входе которого постоянно поддерживается состояние "1", является сигнал с выхода блока 2 1 сравнения уровня " 1", означающий несовпадение считанной информации с ранее записанной.

После установки на втором выходе сдвигового регистра 2С (выход (К+1)-го разряда, если К вЂ” число резервных столбцов) состояния "f для всех обнаруживаемых дефектнь:х элементов памяти производится их строчная замена.

Появление состояния " 1" на первом выходе 28 сдвигового регистра 20 означает превышение числа дефектных элементов памяти над воэможностями их замены, что приводит к отбраковке устройства.

Формула изобретения

Оперативное запоминающее устройство с самоконтролем, содержащее основной адресный накопитель, входы †выходы которого соединены с входамивыходами основных усилителей, а входьг подключены к входам первого дополнительного адресного накопителя, входы-выходы которого соединены с входами-выходами дополнительных усилителей, первый дешифратор, выходы которого подключены к адресным входам основных усилителей, а входы соединены с информационными входами первого ассоциативного накопителя и с одними выходами первого коммутатора, другие выходы которого подключены к информационным входам второго дешифратора, информационные входы первого коммутатора первой группы являются адресными входами устройства, а информационные входы второй

1300569 группы и управляющий вход соединены соответственно с выходами группы и первым выходом генератора тестовой последовательности, вход которого подключен к выходу генератора тактовых импульсов, информационные и управляющие входы основных и дополнительных усилителей соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых fo являются соответственно информационным и управляющим входами устройства, а информационные выходы основных и дополнительных накопителей подключены к информационным входам второго f5 коммутатора, блок сравнения, выход которого соединен с входом сдвигового регистра, первый выход которого является выходом отбраковки устройства, третий элемент ИЛИ, второй 20 вход которого подключен к второму выходу генератора тестовой последовательности, о т л и ч а. ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены 5 второй дополнительный адресный накопитель, второй ассоциативный накопитель, четвертый и пятый элементы

ИЛИ, первый и второй элементы И, инвертор, причем входы-выходы второгоЗО дополнительного адресного накопителя соединены с входами-выходами основных усилителей, а входы подключены к входам четвертого элемента ИЛИ и к выходам второго ассоциативного на- 35 копителя, управляющий вход которого соединен с входом инвертора и выходом первого элемента И, а информационные входы подключены к информационным входам дешифратора, управляющий вход которого соединен с выходом четвертого элемента ИЛИ, а выходы подключены к входам основного адресного накопителя, выход пятого элемента ИЛИ соединен с управляющим входом второго коммутатора а входы подключены к адресным входам дополнительных усилителей и к выходам первого ассоциативного накопителя, управляющий вход которого соединен с выходом второго элемента И, второй вход которого подключен к выходу инвертора, а первый вход соединен с выходом блока сравнения, первый и второй входы которого подключены к выходам первого и второго элементов

ИЛИ,.третий вход соединен с выходом второго коммутатора и является информационным выходом устройства, а четвертый вход подключен к выходу генератора тактовых импульсов, вход которого соединен с первым выходом генератора тестовой последовательности, третий и четвертый выходы которого подключены к BTopblM входам первого и второго элементов ИЛИ соответственно, первый и второй входы первого элемента И соединены соответственно с выходом блока сравнения и с выходом третьего элемента ИЛИ, первый вход которого подключен к второму выходу сдвигового регистра.

1300569

25ZE 27

Тираж 590 Подписнсе

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб,, д. 4/5

Заказ 1156/53

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Составитель О.Исаев

Редактор Н.Киштулинец Техред П.Сердюкова Корректор Л.Пилипенко