Устройство для вывода отображаемой информации

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для вывода информации из ЭВМ. Цель изобретения - увеличение пропускной способности устройства за счет исключения передачи псевдопостоянной отображаемой информации. Устройство выводит информацию на группу блоков отображения информации (БОИ), которые позволяют формировать фрагменты изображения для трех соответствующих зон общего поля изображения, и содержит блок памяти, хранящий постранично псевдопостоянную информацию для соответствующих БОИ, коммутаторы, обеспечивающие соответствующее направление передачи, блок регистров, хранящий коды начальных адресов зон для соответствующих БОИ, счетчик, осуществляющий вывод псевдопостоянной информации из блока памяти в БОИ, и элементы управления и временного согласования сигналов. Устройство обеспечивает гибкое задание адресов БОИ за счет оперативной перезаписи их в блоке регистров управляющей ЭВМ, что позволяет распп1рить возможности компоновки изображения, 3 ил. S (Л ел 1О

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

22252 А 1 (19) (11) (51) 4 G 06 F 3/147, G 09 G 3/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4010621/24-24 (22) 08.01.86 (46) 07,07,87. Бюл. ))- 25 (72) А.А.Копанен (53) 681. 327 (088.8) (56) Авторское свидетельство СССР

)(758129, кл. G 06 F 3/14, 1977.

Анторское свидетельство СССР

))- 551636, кл. G 06 F 3/14, 1975. (54) УСТРОЙСТВО ДЛЯ ВЫВОДА ОТОБРАЖАЕМОЙ ИНФОРМАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для вывода информации иэ 3ВМ. Цель изобретения увеличение пропускной способности устройства эа счет исключения передачи псевдопостоянной отображаемой информации. Устройство выводит информацию на группу блоков отображения информации (БОИ), которые позволяют формировать фрагменты изображения для трех соответствующих эон общего поля изображения, и содержит блок памяти, хранящий постранично псевдопостоянную информацию для соответствующих БОИ, коммутаторы, обеспечивающие соответствующее напранление передачи, блок регистров, хранящий коды начальных адресов зон для соответствующих БОИ, счетчик, осуществляющий вывод псевдопостоянной информации иэ блока памяти в БОИ, и элементы управления и временного согласования сигналов. Устройство обеспечивает гибкое задание адресов БОИ эа счет оперативной перезаписи их в блоке регистров управляющей ЭВМ, что позволяет расщирить воэможности компононки изображения. 3 ил.

13222

II>< бретен»е отн сптся к лвтоматикс и вь>>исзп>тель>зо>> технике, в частности к индикаторным устройствам, и может быть использовано в устройствах нынодл информации из 38М. 5

11ель изобретения — увеличение пропу(кной способности устройства за счет исключения передачи псевдопостоян»ой отображаемой информации °

11л фиг. 1 приведена информационная схема устройства; на фиг. 2 структура адресного слова псевдопо<.тоянной информации и информационного слова; на фиг. 3 — пятый коммутатор, пример выполнения.

Блок отображения информации содержит генератор I импульсов, делитель 2 члстоты, счетчик 3> де>пифрлтор 4> блоки 5 и 6 ключей, газоразрядную

>зн)>н>слторную панель 7, второн дешифрлтор 8, счетчики 9-11, коммутаторы 12 и 13, регистры )4 и 15,блок 16 памяти, знакогенератор 17, блоки 18 и 19 памяти, схемы 20 и 21 сравнения, коммутатор 22, блок ?3 элементов И, блок 24 инверторов, элемент И 25, информационные входы-выходы 26, входы 27 выбора режима за>ись-отображение, входы 28 сопровождепня адреса, схему 29 сравнения„ триггер 30, элементы 31 задержки, ))>смепт И 32, одновибрлторы 33 и 34, ..-<одм 35 злдания зоны адреса. Укаэппные элементы входят в блок 36 отс)(з1)л)кенн)> информации. 35

Устройство содержит регистры 37 н 38, дешифратор 39, триггер 40, блок 4 1 плмяти, коммутаторы 42 и 43, элсмепт И 44, схему 45 сравнения, 40 одно>з>(сбрлтор 46, счетчик 47, элемс пт 48 злдержки, одновибрлтор 49, .;лс менты IПИ 50 и 51, блок 52 регистро», пнформлционный вход-выход 3, нхол 54 задания режима, вход 55 ад- 45 гг ресл, коммутлтор >6.

Б качестве блока 41 памяти исполь>овл>н> f_#_C; 573 РФI, блоки 16 памяти р :>)пзонлны нл ИМС 505 РУ 6, л з пав

;;, гс»ef);sr()p> > 23 — нл базе ИМС 505 РЕЗ.

0цнонибрлторы 46 и 49 построены нл

1П1С 131 Л1 1, при этом олновибрлтор 46 н(>строен нл формирование импульса, н»>тс -II н()(- тl, ><()T()pol () ()>зреде)>яeT про 55 .!()>>)>(IITE!.>I Ü»О(З > ЛДРС C ll(l > О ЦИКЛЛ ЗЛПИ с», рлвп,>, ".лн примененных ИМС памя—.lI I 50 п(,;> ll.. llll f);>T<)ð 49 плсчроф f, >f > . « ll пм>ту >ьcä записи, 52 г длительность которого цля ИМС 505 РУ6 должна быть равна 400 нс.

Коммутатор 56 построен на ИМС 585

АП 16, представляющих собой шинные приемопередатчики с двунаправленной структурой, Коммутатор 43 (фиг, 3) реализован также на HMC 585 АП 16,представляющих собой двунаправленные шинные формирователи с тремя устойчивыми состояниями входов-выходов.

Устройство работает следующим образом.

Режим записи информации. Со входа 54 устройства поступает сигнал

ЗАПИСЬ, который подготавливает его для прохождения сигналов с внешнего информационного входа-выхода 53 устройства на второй информационный вход-выход коммутатора 56. Одновременно сигнал ЗАПИСЬ поступает через элемент ИЛИ 50 на входы 27 блоков 36 подготавливая их для записи информации. Таким образом, в адресном цикле записи код адреса поступает на информационный вход регистра 37 и через коммутатор 43 и соответствующие информационные входы-выходы 26 блоков 36 на их схемы 29 сравнения, Каждый код адреса записывается в регистр 37 по фронту сигнала строба адреса, поступающего со входа 55 устройства на вход синхронизации регистра 37, с вьсхода которого код адреса записи поступает на вход дешифратора 39, который в случае соответствия этого кода коду номера данного устройства формирует на своем первом выходе сигнал, поступающий на вход синхронизации регистра 38, который разрешает запись в него информации, поступающей на его информационный вход в цикле записи со второго информационного входа-выхода коммутатора 56 и представляющей собой (фиг, 2а) код адреса (его старшие разряды страницы памяти блока 4 1 памяти, в которой хранится псевдопостоянная информация, подлежащая выводу на полиэкран, образованный экранами блоков 36, оси графиков, трафаретов, надписи и т.д.) .

Код адреса страницы поступает с первого выхода регистра 38 на вход старших разрядов лдреса, т.е. адрес страницы блока 41 памяти, выбирая тем самым нужну><) стрлницу памяти, в кото3 3222 рой хранится псевдопостоянная инфор— мация, подлежащая выводу на экраны.

Одновременно с этим сигнал с первого выхода дешифратора 39 поступает на вход установки триггера 40, при этом сигнал высокого уровня с его прямого выхода поступает на первый вход элемента И 44, разрешая прохождение импульсов, поступающих с выхода генератора 1 импульсов, на второй вход эле-!О мента И 44 и далее с его выхода на вход одновибратора 46, который запускается передним фронтом импульса и формирует импульс отрицательной полярности длительностью, равной дли- !5 тельности адресного цикла записи °

Импульс с выхода одновибратора 46 поступает на управляющий вход коммутатора 42, обеспечивая тем самым прохождение кода адреса, поступающего с 20 выхода счетчика 47, на коммутатор 43 и на информационные входы-выходы 26 блоков 36 ° Одновременно импульс стробирования адреса с выхода одновибратора 46 поступает на первый вход вто- 25 рого элемента ИЛИ 51 и с его выхода поступает на входы 27 всех блоков 36, осуществляя тем самым стробирование кода адреса, поступающего на информационные входы-выходы 26 блоков 36. 30

Одновременно код адреса поступает на первые входы третьих схем 29 сравнения блоков 36, на вторые входы которых с соответствующих выходов 52 блока регистров поступают коды зоны адресов соответствующих блоков 36.

В блок 52 коды зоны адресов поступают со второго выхода блока 4 1 памяти, стробируемого импульсом записи, поступающим на вход синхронизации 40 блока 52 со второго выхода дешифратора 39. Второй выход блока 4 1 памяти объединен по ПРОВОДНОМУ ИЛИ со вторым информационным входом-выходом коммутатора 56, который переводится 45 в третье (отключенное) состояние сигналом, поступающим с прямого выхода триггера 40 на вход управления выдачей коммутаторов 56 на весь период записи псевдопостоянной информации в блоки 36, начиная с момента декодирования адреса страницы псевдопостоянной информации дешифратором 39, При совпадении кода зоны адресов и текущего адреса осуществляется запись кода адреса в регистры 15 блоков 36. По окончании адресного цикла записи псевдопостоянной информации, длительность которого определяется

52 4 настройкой одновибратора 46, полярность сигнала на управляющем входе коммутатора 42 изменяется на противоположную, тем самым коммутатор 42 запрещает прохождение на информационный вход коммутатора 43 кода адреса записи и разрешает прохождение информационного слова псевдопостоянной информации (фиг. 2б), поступающей с первого выхода блока 41 памяти на второй информационный вход коммутатора 42 и с его выхода через коммутатор 43 на информационные входы-выходы 26 блоков 36.

Одновременно импульс с выхода элемента И. 44, задержанный элементом 48 задержки для получения требуемого временного расположения сигнала записи в блоки 16 памяти, запускает одновибратор 49, формирующий сигнал записи, который с его выхода через элемент ИЛИ 50 поступает на входы 27 блоков 36 и осуществляет запись в блоки 16 памяти блоков 36 моноэкранов псевдопостоянной информации, поступающей с информационных входов-выходов 26 блоков 36.

Процесс записи в блоки 36 псевдопостоянной информации циклически повторяется до полного вывода содержимого страницы блока 4 1 памяти, объем которой определяется разрядностью счетчика 47 и кодом объема страницы псевдопостоянной информации, поступающим со второго выхода регистра 38 на первый вход схемы 45 сравнения и представляющим собой младшие разряды служебного информационного слова (фиг ° 2а), хранящегося в регистре 38.

На второй вход схемы 45 сравнения со второго выхода счетчика 47 поступает текущий адрес записи страницы.

При совпадении текущего адреса записи с кодом объема страницы на выходе схемы 45 сравнения формируется сигнал, поступающий на вход сброса триггера 40 и возвращающий его в состоян II ние О, при этом сигнал высокого уровня с инверсного выхода триггера 40 поступает на вход разрешения выборки блока 41 памяти, запрещая его работу. Одновременно сигнал с выхода схемы 45 сравнения, поступающий на вход сброса счетчика 47 устанавливается в первона ыльное состояние, а сигнал с прямого выхода триггера 40 разблокирует коммутатор 56, разрешая тем самым вычислительной

5 13 системе доступ к блокам 36 моноэкранов для записи в них оперативной визуальной информации.

Работа предлагаемого устройства в режиме воспроизведения проходит по аналогии с описанием работы блока 36.

Формула и зобр ет ения

Устройство для вывода отображаемой информации, содержащее два коммутатора, два регистра, блок регистров, первый и второй информационные входы-выходы первого коммутатора соединены с первым информационным входом-выходом устройства и с информационным входом первого регистра, отличающееся тем, что, с целью увеличения пропускной способности устройства за счет исключения передачи псевдопостоянной отображаемой информации, в него введены блок памяти, третий коммутатор, дешифратор, счетчик, триггер, схема сравнения, элемент И, два элемента ИЛИ, два одновибратора и элемент задержки, второй информационный вход-выход первого коммутатора соединен с информационными входами второго регистра, блока регистров и с первым информационным входом-выходом второго коммутатора, второй информационный входвыход которого является вторым информационным входом-выходом устройства, первые выходы первого регистра и счетчика подключены к входам старших и младших разрядов адреса блока памяти, первые выходы счетчика и блока памяти подключены к первому и второму информационным входам третьего коммутатора, выход которого подключен к информационному входу второго коммутатора, второй выход блока памя22252 ти подключен через элемент МОНТАЖНОЕ ИЛИ к информационному входу блока регистров, выходы которого являются выходами задания зоны адреса уст5

40 роиства, выход второго регистра подключен к входу дешифратора, первый выход которого подключен к входу установки триггера и к входу синхронизации первого регистра, второй выход которого и второй выход счетчика подключены к первому и второму входам схемы сравнения, выход которой соединен с входами сброса счетчика и триггера, прямой выход которого соединен с первым входом элемента И, с первым управляющим входом первого коммутатора и с управляющим входом второго коммутатора, инверсный выход триггера соединен с входом разрешения выборки блока памяти, выход элемента И подключен к счетному входу счетчика и через первый одновибратор к управляющему входу третьего коммутатора и к первому входу первого элемента ИЛИ, второй вход которого является входом строба адреса устройства и соединен с входом синхронизаций второго регистра, выход элемента И соединен через последовательно. включенные элемент задержки и второй одновибратор с первым входом второго элемента ИЛИ, второй вход которого является входом задания режима устройства и соединен с вторым управляющим входом первого коммутатора, второй выход дешифратора соединен с входом синхронизации блока регистров, второй вход элемента И и выходы первого и второго элементов ИЛИ являются входом синхронизации и выходами сопровождения адреса и признака режима запись-отображение устройства соответственно.

1 3 22 52

112 252 мл. ст.

Фиг. Р

Составитель A.Óèàêîâ

Техред А. Кравчук

Корректор М,Демчик

Редактор П. Гереши

Заказ 2864/44

Тираж 672 Подписное

ВН11ИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, Ж-35, Раушская наб., д. 4/5

11р вI 1в дственно-по II1I рафическое предприятие, г. Ужгород, ул. Проектная, 4 п) коды адресоб страниц четбертого 0лока памяти 41

0) текуший код зоны адре-.

cod блока монозкрана коды о0ьена страниц псебдопостояннои информации псе бдопостоянная информация