Делитель частоты с переменным коэффициентом деления

 

Изобретение может быть использовано в синтезаторах частоты, в цифровых фазометрах, в измерительной аппаратуре и в цифровых системах автоподстройки частоты. Делитель частоты , с переменным коэффициентом деления (КД) содержит п младших управляемых каскадов ... 1-п с КД 2/3, каждый из которых включает D-триггер 2 младшего разряда, D-триггер 3 управления младшего разряда, D-триггер 4 записи и выходной D-триггер 5, управляемый делитель 6 частоты старших разрядов, элемент 7 совпадения , блок 8 формирования сигналов блокировки, шину 9 входного тактового сигнала устройства, шины 10-1 .. . 10-п младших и lO-(n-i-l) ... 10-N старших разрядов кода, управления,выходную шину 11. В описании изобретения дана также электрическая схема блока 8 формирования сигналов блокировки . Изобретение расширяет диапазон КД снизу при наличии п младших управляемых каскадов и сохраняет высокое быстродействие и верхние границы диапазона КД. 2 з.п.ф-лы, 3 ил. (Л 10-п fO-ff Б оо to 00 х оо . / си ст. носнааа

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

$1 Ð(4ъ з.п

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4025743/21-21 (22) 21.02.86 (46) 07.08.87,Бюл, 9 29 (72) T.È.Êðåìíåâà и В.И.Кремнев (53) 621.374.4 (088.8) (56) Авторское свидетельство СССР

У 1088135, кл. Н 03 К 23/66, 25.02.83.

Авторское свидетельство СССР

11 1182669, кл. С 03 К 23/66, 12.04.84. (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ (57) Изобретение может быть использовано в синтезаторах частоты, в цифровых фазометрах, в измерительной аппаратуре и в цифровых системах автоподстройки частоты. Делитель частоты. с переменным коэффициентом деления (КД) содержит и младших управляе„„SU«1328937 А 1 (51)4 Н 03 К 23/66 мых каскадов 1-1 ... 1-и с КД 2/3, каждый из которых включает D-триггер

2 младшего разряда, D-триггер 3 управления младшего разряда, D-xpzlrep 4 записи и выходной D-триггер

5, управляемый делитель 6 частоты старших разрядов, элемент 7 совпадения, блок 8 формирования сигналов блокировки, шину 9 входного тактового сигнала устройства, шины 10-1

10-и младших и 10-(п+1) ... 10-М старших разрядов кода управления,выходную шину 11. В описании изобретения дана также электрическая схема блока 8 формирования сигналов блокировки. Изобретение расширяет диапа- и ф зон КД снизу при наличии п младших управляемых каскадов и сохраняет высокое быстродействие и верхние границы диапазона КД. 2 з.п,ф-лы, 3 ил.

1328937

Изобретение относится к импульс ной технике и может быть использовано в синтезаторах частот, в цифровых фазометрах, в измерительной аппаратуре и в цифровых системах автоподстройки частоты.

Цель изобретения — расширение диапазона коэффициентов деления снизу (вплоть до 1) при наличии и младших управляемых каскадов и сохранении высокого быстродействия устройства и верхней границы диапазона коэффициентов деления.

На фиг,l приведена электрическая схема устройства; на фиг,2 — пример электрической структурной схемы формирователя сигналов блокировки; на фиг. 3 — временные диаграммы работы устройства в установившемся режиме при коде управления младших разря-дов 01 (первый разряд слева) для двух младших управляемых каскадов, т.е. при и = 2, Устройство содержит и младших управляемых каскадов 1-1, 1-2,...,1-п с коэффициентом деления 2/3, каждый из которых включает D-триггер 2 младшего разряда, D-триггер 3 управления младшимразряцом, 0-триггер 4 записи и выходной D-триггер 5; управляемый делитель 6 частоты старших разрядов (старший каскад), на тактовый вход которого поступает выходной сигнал и-го (последнего) младшего управляемого каскада и с выхода записи которого на вход записи и-го младшего управляемого каскада выдается сигнал записи старшего управляемого каскада или сигнал, его заменяющий (например, сигнал записир синхроняэированныи тактовым сигналом старшего каскада); элемент 7 совпадения," блок 8 формирования сигналов блокировки; шину 9 входного тактового сигнала устройства; шины 10-1,..., 10-и младших и

10 (и+1) вел IO N, còÿpших разрядов кода управления; выходную шину 11, Блок 8 формирования сигналов блокировки содержит инверторы 12-1..

12-и сигналов младших разрядов кода управления первый и второй дешифраторы 13-1 и 13-2 и (и+1) элементов

14-1 14-и совпадения, Входы управления управляемого делителя 6 частоты старших разрядов подключены к соответствующим шинам

)О-(и+1)...,,,1О-N старших разрядов кода управления, тактовый вход перво5

55 го младшего управляемого каскада I — 1 соединен с шиной 9 входного тактового сигнала, тактовый вход каждого последующего каскада 1-2,...,1-п подключен к выходу предьу(ущего каскада, первый вход управления каждого каскада 1-1, 1-2,...,1-п соединен с шиной

10-1, 10-2.. .,10-и соответствующего младшего разряда кода управления, вход записи — с выходом записи последующего каскада; в каждом младшем каскаде 1-1, 1-2...,, 1-п прямой выход выходного D-триггера 5 соединен с входом синхронизации D-триггера 4 записи и выходом каскада, а информационный вход — с информационным входом и инверсным выходом D-триггера

2 младшего разряда, вход синхронизации — с входами синхронизации D-триггерон 2 и 3 младшего разряда и управления младшим разрядом и тактовым входом младшего. каскада, прямые выходы D-три" ãåðà 2 младшего разряда и D-триггера 4 записи подключены к выходу записи младшего каскада и к информационному входу D-триггера

3 управления младшим разрядом, вход установки в "0" которого соединен с первым входом управления младшего каскада, а инверсный выход — с входом установки в "О" D-триггера 2 младшего разряда, информационный вход D-триг" åðà 4 записи подключен к входу записи младшего каскада, входы блока 8 формирования сигналов блокировки подключены к шинам 10 всех разрядов кода управления„ а каждый выход, кроме первого, — к второму входу управления каскадов 1-1, 1-2,..., 1-и„ т.е,, к входу установки в единицу D-триггера 4 записи соответствующего младшего каскада,первый выход соедичен с третьим входом управления, т,е, с входом установки в "1" D-триггера 2 младшего разряда первого младшего каскада 1-1, выход записи которого подключен к первому входу элемента 7 совпадения, второй вход которого соединен с шиной 9 входного тактового сигнала, а выход— с выходной шиной ll делителя частоты с переменным коэффициентом деле-, ния.

В блоке 8 формирования сигналов блокировки входы и инверторов

12-1 12-и сигналов младших разрядов кода управления подключены к шинам 10-1, „... 10-и соответствую1328937 щих младших разрядов кода управления, входы первого и второго дешифраторов

13-1 и 13-2 соединены с шинами

10-(п+1),..., 10-N старших разрядов кода управления, инверсный выход первого дешифратора 13-1 подключен к выходу и-го сигнала блокировки блока 8 формирования сигналов блокировки, а прямой выход второго дешифратора 13-2 — к первому входу и-го элемента 14-п совпадения, второй вход которого соединен с инверсным выходом (п+1)-го элемента 14-(п+!) совпадения, выходы инверторов 12-1,. ° °, 12-и сигналов младших разрядов кода управления подключены к входам (п+1)-ro элемента 14-(n+1) совпадения, первые входы с первого по (n-1)-й элементов 14-1,, 14-(n-1) совпадения соединены с выходами с второго по и-й инверторов 12-2,. °, l2-п сигналов младших разрядов кода управления соответственно, второй вход каждого с первого по (п-1)-й элемента 14-1,..., 14-(n-1) совпадения подключен к прямому выходу последующего элемента 14-2. ..14-и совпадения, третий вход первого элемента 14-1 совпадения соединен с шиной

10-! первого младшего разряда кода управления, а инверсные выходы элементов 14-1,..., 14-п совпадения подключены к выходам соответствующих сигналов блокировки, причем выдача сигналов блокировки начинается с последнего, п-го сигнала блокировки. г

Устройство работает следующим образом.

При отсутствии сигналов блокиров- ки с блока 8 после поступления импульсов входного тактового сигнала на шину 9 младшие каскады 1-1, 1-2,..., 1-и до прихода сигнала записи управляемого делителя 6 частоты старших разрядов работают в режиме автономного счета. Импульсы с выхода последнего младшего каскада 1-и поступают на тактовый вход управляемого делителя 6 частоты старших разрядов, и его счетчик заполняется до состояния опознавания, при котором происходит выдача сигнала записи указанного делителя частоты. После прихода сигнала записи управляемого делителя 6 частоты старших разрядов на информационный вход (D-вход) D-триггера 4 записи последнего младшего каскада остальные младшие каскады продолжают работать в режиме автономного счеэ та, а последний каскад 1-п начинает работать в режиме управляемого счета, т ° е. в зависимости от сигнала на его шине кода управления. При нулевом сигнале кода управления на входе установки в "0t D-триггера 3 этого каскада он работает в режиме деления на

2 как и при автономном счете, так как на инверсном выходе D-триггера

3 присутствует единичный сигнал, не оказывающий влияния на D-триггер 2 этого же каскада.

При единичном сигнале кода управления на шине 10-п кода управления последним младшим разрядом последний младший каскад 1-п работает в режиме деления на 3, так как на прямом выходе D-триггера 4 этого каскада после

20 дит в единичное состояние ° Таким образом, период сигнала, формируемого на прямом выходе D-триггера 2, а следовательно, и сигнала записи последнего младшего каскада, равен трем периодам входного тактового сигнала этого каскада, После поступления единичного сигнала записи п-го, последнего младшего каскада на D-триггер

4 (п-1) -го, предпоследнего младшего

55 прихода сигнала записи управляемого делителя частоты старших разрядов присутствует единичный сигнал, и сигнал на информационном входе (D-входе)

D-триггера 3 последнего младшего каскада определяется только сигналом на прямом выходе D-триггера 2 этого каскада. При этом по спаду импульса, условно принятого за первый, тактового входного сигнала этого каскада

D-триггер 2 переходит в единичное состояние, по спаду второго импульса входного тактового сигнала D-триг-.. гер 3 переходит в единичное состоя35 ние и на его инверсном выходе появляется нулевой сигнал, а D-триггер

2 переходит в нулевое состояние.Так как на инверсном выходе D-триггера

3, а следовательно, и на входе установки в "0" D-триггера 2 присутствует нулевой сигнал, то D-триггер 2 остается в нулевом состоянии до изменения состояния D-триггера 3. По спаду третьего импульса входного так"

45 тового сигнала последнего младшего каскада D-триггер 3 переходит в единичное состояние, и затем по спаду четвертого импульса входного тактового сигнала D-триггер 2 вновь перехо5 132 каскада (n-1)-й младший каскад начинает также работать н режиме управляемого счета.

Длительность сигнала записи каждого младшего каскада равна периоду входного тактоного сигнала этого каскада. Процесс включения каждого младшего каскада в режим управляемого счета вплоть до перного аналогичен укаэанному. После выдачи сигнала подготонки записи первого младшего каскада, принятого. за сигнал записи этого каскада, на выход сигнала записи первого младшего каскада 1-1 один импульс .входного тактового сигнала всего устройства, соответствующий указанному сигналу записи, проходит на выход элемента 7. Следовательно, период выходного сигнала всего устройства определяется периодом сигнала подготовки записи (сигнала записи) первого младшего каскада. Коэффициент деления устройства н этом случае л

Kñò + —

i=1 коэффициент деления управляемого делителя частоты старших разрядов (старшего каскада), п — число младших каскадов, q, — сигнал кода управления (нуль или единица ) i.-ro младшего каскада, Минимальный коэффициент деления такого устройства при

К, = 1 ранен К „„ = 2, Таким образом, при отсутствии сигналов блокировки минимальный коэффициент всего устройства увеличивается с увеличением количества младших каскадон устройства.

При выдаче нулевого сигнала блокировки 1 с блока 8 на вход установки в "1" D-триггера 4 п-го, последнего младшего каскада D-триггер 4 устанавливается в единичное состояние независимо от сигнала записи управляемого делителя частоты старших разрядов (старшего каскада). Б результате сигнал на D-входе D-триггера 3 последнего младшего каскада„ а следовательно, и сигнал на выходе записи этого каскада определяется сигналом на прямом выходе его D-триггера 2, Работа устройства при наличии указанного сигнала блокировки и при коде управления младших разрядов 01 (первый младший разряд слева) поясняется временными диаграммами фиг,З, представленными для случая предельного быстродействия устройства, ког=

8937

40 пульсов с прямого выхода D-тригге. ра 5 второго младшего каскада через время t, определяемое временем срабатывания триггеров управляемого

5

30 да период входного тактового сигнала

Т „ = 2t,р,, где t, „ — время срабатывания П-триггера первого младшего каскада, Согласно заданному коду управления на шине 10-1 присутствует нулевой сигнал, поэтому D-триггер 3 первого младшего каскада не окаэыва" ет влияния на работу D-триггера 2 этого каскада, D-триггер 2 работает, следовательно, в режиме автономного счета, т.е, н режиме деления на 2, По спаду импульсон входного тактового сигнала устройства (фиг.За), поступающих на шину 9 через время срабатывания D-триггера первого младше" го каскада „ на прямых выходах

D-триггерон 2 и 5 этого каскада формируются импульсы, частота которых в 2 раза менее частоты входного тактового сигнала (фиг,Зб,н)..С прямого выхода Р-триггера 5 первого младшего каскада эти импульсы поступают на тактовый вход второго младшего каскада, и через время срабатывания

D-триггера этого каскада t Dтриггеры 2 (фиг.Зг) и 5 (фиг. Зд) изменяют свое состояние, в данном случае переходят в нулевое состояние, Второй младший каскад работает в режиме деления на 3, так как на вход установки н "0" D-триггера 3 этого каскада подан единичный сигнал с шины 10-2 кода управления.Сигнал записи управляемого делителя 6 частоты старших разрядов (фиг.3e) формируется по спаду одного из имделителя частоты старших разрядов (старшего каскада). Однако указанный сигнал не оказывает влияния на работу D-триггера 4 второго младшего каскада, так как на вход установки в "1" этого триггера подан нулевой сигнал блокировки и D-триггер 4 находится постоянно в единичном состоянии (фиг.Зж). Прямые выходы Dтриггеров 2 и 4 второго младшего каскада монтажно объединены для выполнения логической функции и для единичных сигналов, поэтому при единичном сигнале на прямом выходе D-триггера 4 (фиг.Зж) сигнал на информационном входе (D-входе) D-триггера 3

7 !32 (фиг ° Зи) повторяет сигнал прямого выхода D-триггера 2 (фиг.Зг).

При единичном сигнале на D-входе

D-триггера 3 (фиг.Зи) по спаду им— пульса на входе синхронизации этого триггера (фиг.Зв) D-триггер 3 переходит в единичное состояние, à íà его инверсном выходе формируется нулевой сигнал (фиг,Зк), который блокирует изменение состояния D-триггера 2 (фиг.Зг) по спаду очередного, второго импульса на его входе синхронизации (фиг.Зв). D-триггер 2 продолжает оставаться в нулевом состоянии (фиг.

3r), à D-триггер 3 по спаду второго тактового импульса второго младшего каскада (фиг.Зв,к) переходит в это состояние. Так как на инверсном выходе D-триггера 3 (фиг.Зк) вновь присутствует единичный сигнал, Гтриггер 2 по спаду третьего тактового импульса (фиг.Зв) переходит в единичное состояние. Таким образом, на прямом выходе D-триггера 2 (фиг,Зг), а следовательно, на выходе записи второго младшего каскада (фиг.Зи) формируется сигнал, период которого равен трем периодам входного тактового сигнала этого каскада (фиг, Зв,и). Этот же сигнал поступает и на информационный вход (D-вход) D-триггера 4 первого младшего каскада.

При единичном сигнале кода управления второго младшего каскада Dтриггер 4 первого младшего каскада работает аналогично D-триггеру 3 второго младшего каскада с той лишь разницей, что его время срабатывания а время срабатывания D-триггера 3 равно t, (фиг.2в,к,л). Длительность сигйала на прямом выходе

D-триггера 4 равна периоду выходного сигнала первого младшего каскада (фиг. Зв,л). Прямые выходы Р-тригге-. ров 2 и 4 монтажно объединены для выполнения логической функции и для единичных сигналов, поэтому на информационном входе D-триггера 3 и, следовательно, на выходе записи первого младшего каскада формируется сигнал . (фиг.Зм), длительность, которого равна периоду входного тактового сигнала устройства, а период повторения (фиг. За,м) составляет шесть периодов этого сигнала. На шине 10-1 согласно заданному коду управления присутствует нулевой сигнал, поэтому, D-триггер 3 первого младшего каскада

8937 8 не оказывает влияния на работу Dтриггера 2 этого каскада и D-триггер

2 работает в режиме автономного сче5 та, а первый младший каскад — в режиме деления на 2. Коэффициент деления всего устройства в данном случае

К = 6> так как на выходе элемента 7 выдается сигнал, частота которого равна частоте сигнала на выходе записи первого младшего каскада (фиг.Зм), а длительность — длительности импульса входного тактового сигнала устройства (на фиг. 3а импульсы 4 и 10).

Таким образом, при наличии сигнала блокировки на п-м, в данном случае втором, младшем каскаде делитель частоты с переменным коэффициентом деления работает независимо от сигнала записи управляемого делителя частоты старших разрядов (старшего каскада).

Аналогично работает устройство при подаче сигнала блокировки Q „, на

25 (n-1)-й младший каскад с той лишь разницей, что в этом случае не оказывают влияния на работу предыдущих (п-1)-х младших каскадов устройства как сигнал с выхода записи старшего

30 каскада, так и сигнал с выхода записи и-го младшего каскада, Как было указано, выдача сигнала блокировки на д-й младший каскад производится при наличии сигналов блокировки на входах всех последующих, начиная с (i+1)-го по п-й, младших каскадах, поэтому при поступлении сигнала блокировки на i-й младший каскад младшие каскады (i+1)...n при определении коэффициента деления всего устройства не учитываются, При этом коэффициент деления всего устройства !

К „= 2 + 2. 2 q где i — номер

1=1

45 младшего каскада, начиная с которого поданы сигналы блокировки, q. ! логический уровень (нуль или единица) сигнала 1-го разряда кода управления младших разрядов.

50 Ha фиг ° 3 представлен случай ког» да сигнал блокировки подан на второй младший каскад, т.е. i = 2. Код управления младших разрядов 01 (первый младший разряд слева), поэтому коэффициент деления всего устройства при этом К = 2 + 2 - 1 + о

+ 2 .0 = б (фиг.За,м), При подаче сигналов блокировки Я „ ...,Ч, т,е. при i = 1, и при q; =0 устройство

78937 10

9 13 обеспечивает минимальный коэффициен деления К = 2.

Для получения К =- 1 сигнал% выдаваемый с выходя записи первого мпядt) щего каскада, должен быть постоянно равен единичному сигналу„ Для этого необходимо, чтобы не только D-триггер 4 первого младшего каскада, но и D-триггер 2 этого каскада находился в единичном состоянии, Такой режим осуществляется подачей сигнала блокировки Я на вход установки в

"1" 9-триггера 2 первого младшего каскада, Таким образом, в отличие от младших каскадов с второго по п-й, на входы первого младшего каскада подаются два сигнала блокировки

Q а и Q,, которые при К присутствуют одновременно. При указанной структуре блока 8 присутствуют также и все остальные сигналы блокировки Q<, Q>, „... Q„. М имал ный коэффйциент деления устройства в режиме блокировки каскадов возможен при наличии лишь одного сигнала блокировки и единичных сигналов младших разрядов кода управления и

11 (1

РАвен Krh, „= 2 + 2" +

2 ь-2 2 а-(и "2 1 21 — 2

h s

1, что слецует из указанного выражения коэффициента деления устройства при наличии сигналов блокировки. После снятия сигналов блокировки коэффициент деления всего устройства К = 2 " - К ., +

+ . 2 q. где q — логичесI 1 кии уровень сигнала j-го младшего разряда кода управления, n — - количество младших каскадов, К с — коэффициент деления управляемого делителя частоты старших разрядов (старшего каскада), задаваемый кодом управления старших разрядов.

Из двух последних выражений видно, что при К = 1, т.е. когда выдается сигнал блокировки Q и при единичных сигналах младших разрядов кода управления бл макс

= 2

h+a

1. При нулевых сигналах младших разрядов кода управления и при коде управления старших разрядов, соответствующем К = 2, сигналы блост кировки отсутствуют и К = 2

Следовательно, последовательность изменения коэффициента. деления всего

40 устройства через единицу при переходе устройства из режима блокировки в режим без блокировки и обратно не

В нарушается, При нулевых сигналах младших разрядов кода управления младшие каскады устройства работают в режиме автономного счета. Максимальны коэффициент деления устройства определяется количеством младших управляемых каскадов (младших каскадов) и количеством разрядов счетчика управляемого делителя астоты старших разрядов (старшего каскада), Как было указано, диаграммы фиг,3 приведены для случая предельного бы" стродействия устройства, т.е. когда период входного тактового сигнала на шине 9 равен двум временам срабатывания Т > = 2t „ „ D-триггера первого младшего каскада °

Из фиг.3 видно, что подача сигналов блокировки на младшие каскады не влияет ня быстродействие всего устройства, которое остается равным быстродействию известного. Кроме того, цепи сигналов блокировки не оказывают влияния на прохождение тактовых сигналов устройства в цепях синхронизации D-триггеров 2 — 5 и, следовательно, на переходные процессы в младших каскадах, что и позволяет сохранить не только быстродействие устройства равным быстродействию известного, но и возможность снижения в 2 раза быстродействия каждого последующего каскада по сравнению с предыдущим„ т.е. возможность пересчета быстродействия от каскада х каскаду. Максимальный коэффициент деления предложенного устройства остается таким же, как .и известного.

Формула изобретения

l. Делитель частоты с переменным коэффициентом деления, содержащий управляемый делитель частоты старших разрядов, входы управления которого подключены к соответствующим шинам старших разрядов кода управления, и и младших управляемых каскадов,причем тактовый вход первого младшего управляемого каскада соединен с шиной входного тактового сигнала, тактовый вход каждого последующего каскада подключен к выходу предыдущего каскада, первый вход управления каж-, Il 132893 дого младшего управляемого каскада соединен с шиной соответствующего младшего разряда кода управления, вход записи — с выходом записи последующего младшего управляемого каскада, о т л и ч а.ю шийся тем, что, с целью расширения диапазона коэффициентов деления снизу при наличии и младших управляемых каскадов и сохранении высокого быстродействия 10 и верхней границы диапазона коэффициентов деления, в него введены элемент совпадения и блок формирования сигналов блокировки, входы которого подключены к шинам всех разрядов ко- 15 да управления, а каждый выход, кроме первого, подключен к второму входу управления соответствующего младшего управляемого каскада, первый выход соединен с третьим входом управления 20 первого младшего управляемого каскада, выход записи которого подключен к первому входу элемента совпадения, второй вход которого соединен с ши" ной входного тактового сигнала, а выход — с выходной шиной.

2. Делитель по п,l, о т л и ч а ю. шийся тем, что блок формирования сигналов блокировки содержит и инверторов. сигналов младших разрядов 30 кода управления, входы которых подключены к шинам соответствующих младших разрядов кода управления, (и+1) элементов совпадения и двух дешифраторов, входы каждого из кото- 35 рых соединены с шинами старших разрядов кода управления, инверсный выход первого дешифратора подключен к выходу n-ro сигнала блокировки блока формирования сигналов блокировки, а 40 выход второго дешифратора — к первому входу и-го элемента совпадения, второй вход которого соединен с инверсным выходом (n+I)-го элемента совпадения, выходы инверторов сигна- 45 лов младших разрядов кода управления подключены к входам (п+1) -го элемента совпадения, первые входы с перво7 12 го по (n-1)-й элементов совпадения соединены с выходами с второго по п-й инверторов сигналов младших разрядов кода управления соответственно, второй вход каждого с первого по (и-I)-й элемента совпадения подключен к прямому выходу последующего элемента совпадения, третий вход первого элемента совпадения соединен с шиной первого младшего разряда кода управления, а инверсные выходы п элементов совпадения подключены к выходам соответствующих сигналов блокировки блока формирования сигналов блокировки.

3. Делитель п ° 1, о т л и ч а ю— шийся тем, что младший управляемый каскад содержит D-триггер младшего разряда, Ъ-триггер управления младшим разрядом, D-триггер запиЛ си и выходной П-триггер, прямой выход которого соединен с входом синхронизации D-триггера записи и выходом младшего управляемого каскада, информационный вход — с информационным входом и инверсным выходом D-триггера младшего разряда, вход синхронизации — с входами синхронизации Птриггеров младшего разряда и управления младшим разрядом и с тактовым входом младшего управляемого каскада, прямые выходы D-триггеров младшего разряда и записи подключены к выходу записи младшего управляемого каскада и к информационному входу

D-триггера управления младшим разрядом, вход установки в "0" которого соединен с первым входом управления младшего управляемого каскада, инверсный выход — с входом установки в "0" D-триггера младшего разряда, информационный вход D-триггера записи соединен с входом записи младшего управляемого каскада, второй и третий входы управления которого соединены с входами установки в "1" соответственно D-триггера записи и

D-триггера младшего разряда, 1328937

6-Р ЮСоставитель А,Соколов

Техред И.Верес

Корректор Е, родщо

Редактор В.Данко

Подписное

Тираж 901

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раущская наб., д.4/5

Заказ 3497/57

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4