Делитель частоты с управляемым коэффициентом деления

 

Изобретение относится к оптоэлектронике и может найти применение для юстировки лазеров в видимой и ближней инфракрасной областях спектра . Цель изобретения - увеличение Чувствительности и разрешающей способности катодолюминесцентного преобразователя . На пластине 1 нанесен прозрачньм электрод 4 на основе SnO или , на котором размещен фотопроводящий слой 5 на основе соединений или , С последним контактируют сквозные металлические, например алюминиевые проводники 6 непрозрачной стеклянной пластины 7. Перед катодолюминесцентным слоем 8 расположен электрод 9 в виде плоской сетки и излучатель. Введение пластины 7 с проводниками 6 позволяет осуществить раздельное изготовление катодолюминесцентного и фотопроводящего слоев 8 и 5. 2 ил. § (Л &д CAD 4: 00 | фиг. J

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 H 03 К 23 66

Х

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4048365/24-21 (22) 03.04.86 (46) 30.08.87. Бюл. № 32 (72) О.Н.Партала (53) 621.374.4(088.8) (56) Авторское свидетельство СССР № 744990, кл. Н 03 К 23/68, 11.01.78.

Авторское свидетельство СССР № 834873, кл. H 03 К 5/135, 30. 10.79.

Авторское свидетельство СССР № 1064477, кл. Н 03 К 23/66, 06. 10.82. (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С УПРАВЛЯЕМЫМ

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ (57) Изобретение относится к оптоэлектронике и может найти применение для юстировки лазеров в видимой и ближней инфракрасной областях спект:,SU,„, ÈÈÄÄ} А 1 ра. Цель изобретения — увеличение

1чувствительности и разрешающей способности катодолюминесцентного преобразователя. На пластине 1 нанесен прозрачный электрод 4 на основе SnO< или In О>, на котором размещен фотопроводящий слой 5 на основе соединений А В или А В, С последним кон2 6 3 тактируют сквозные металлические, например алюминиевые проводники 6 непрозрачной стеклянной пластины 7. Перед катодолюминесцентным слоем 8 расположен электрод 9 в виде плоской сетки и излучатель. Введение пластины

7 с проводниками 6 позволяет осуществить раздельное изготовление катодолюминесцентного и фотопроводящего слоев 8 и 5. 2 ил.

fò fr a — — - --(°

eoix л+ — — + — — ) =

A л- (2)

А А где (по формуле суммы членов геометрической прогрессии можно свести к виду

13343

Изобретение относится к импульсной технике и может быть использовано в .,измерительных системах, в синтезато" рах частот.

Цель изобретения — повышение быстродействия при перестройке частоты и надежности, На фиг.1 приведена электрическая структурная схема устройства; на 1О фиг.2 - причем выполнения блока квантованной задержки.

Делитель частоты с управляемым коэффициентом деления содержит делитель 1 частоты, блок 2 постоянной памяти, сумматор 3, регистр 4, блок

5 квантованной задержки, входную шину 6, шину 7 дробной части коэффициента деления, шину 8 целой части коэффициента деления, выходную шину 9.

Блок 5 квантованной задержки имеет тактовый вход 10, управляющие входы 11-1 11-2,...,11-р, регулируемый резистор 12, набор конденсаторов

13-1, 13-2,..., 13-р, набор ключей 25

14-1, 14-2, ..., 14-р, логический элемент 15, выход 16. Входная шина 6 соединена с суммирующим входом делителя 1 частоты, управляющие входы которого соединены с шиной 8 кода целой д0 части коэффициента деления и с первой группой адресных входов блока 2 постоянной памяти, вторая группа адрес ных входов которого соединена с шиной

7 кода дробной части коэффициента де- 35 ления ° Выход блока 2 постоянной памя- ти соединен с первым входом сумматора

3, второй вход которого соединен с выходом регистра 4 и с управляющим входом блока 5 квантованной задержки, 40 выход которого соединен с выходной шиной 9, тактовый вход — с выходом делителя 1 частоты и с тактовым входом регистра 4. Вычитающий вход делителя 1 частоты соединен с выходом переноса сумматора 3, выход которого соединен с входом регистра 4.

В блоке 5 квантованной задержки выход логического элемента 15, в качестве которого может быть использован логический инвертор, соединен с вь|ходом 16. Первый вывод регулируемого резистора 12 соединен с тактовым входом 10 блока 5 квантованной задержки второй и третий выводы — с вхо1

55 дом логического элемента 15 и с первыми выводами конденсаторов 13-1, 13-2..., 13-р иэ набора конденсаторов, величины емкости которык устано70 2 влены по двоичному закону (соответа ственно С,2С,...,2 С). Вторые выводы конденсаторов 13-1, 13-2...,,13-р через соответствующие ключи 14"1, 14-2,...,14"р из набора ключей соединены с общей шиной. Управляющие входы ключей 14-1, 14-2. .. 14-р соединены с соответствующими управляющими входами 11-1,11-2,..., 11-р блока квантованной задержки.

Делитель работает следующим образом.

Представим коэффициент деления частоты К„ „ в виде целой и дробной части К, =А+а.

Выходная частота устройства fs „ образуется из тактовой частоты f путем деления в К, раз, т.е. Е ц„. =

=f /K т дел А+а

Домножим числитель и знаменатель этого выражения на (А -А" а+...+ и и

n-i-< n-a n- А -а

+ (-1) А а +... +Аа -а ) = — ——

А+а (для четного n) тогда

+...+Аа -а ), Минимальное значение А„„„ =1, а максимальное значение а„ „ =1-1/2

Р где р — количество разрядов двоичного представления дробной части.

Для А » а необходимо, чтобы п

n n было больше некоторого числа и . Найдем его следующим образом по no n(/2 ) -no(2 (1 ) 1 о и

2 где 1„(1-1/2 ) = -1/2

Если допустимое значение а„ - не должно, превышать некоторого а, то

1 а,, откуда /n,/ > / 2 1„а- /.

Например, а =10, р=4, п 100. Таким образом, при некотором и п, А" >0 а" и в знаменателе выражения (1) и Ь вместо А — а можно записать А

Тогда (1) упрощается и принимает вид

1334370

Ь 1 А+() А

1=1 1+а/A (3) т

А — число имf„ ся число

x(t.

Из выражения (2) следует, что мож5 но использовать делитель частоты на целое число А, но в выходную частоту вводить поправку — вычитать некоторую, часть выходной частоты f /А, определяемую коэффициентом (из выражения (3), Если в выражении (2) от частоты перейти к фазе

1 ,- Т 1

„- — ò t-2"-18

6ых Вы 11 А А 15 о

fr то поправка по фазе gY =Ж-- 4 t

А образуется линейным накоплением во времени коэффициента (. Отсюда, для получения частоты f необходимо бых иметь, кроме делителя частоты в А раз устройство вычисления коэффициента по данным А и а (по формуле 3); устройство для накопления (t; уст25 ройство для вычитания фазы — блок квантованной задержки, В качестве вычислительного устройства используется блок 2 постоянной памяти, поскольку каждому сочетанию целой и дробной частей А и а соответствует однозначно коэффициент (. Например, при К „ =4 в (А=4, а=3/16, 3

= 0,0447 или в двоичном коде

0,00001011, при К =1 —, (=0 407

11 или в двоичном коде 0,01101000. Накапливающее устройство образовано соответствующим соединением сумматора 4р

3 и регистра 4, причем на тактовый вход регистра подаются выходные импульсы делителя 1 частоты fÄ, =fÄ/A.

Поэтому в накопителе за единицу времени накапливается f /А чисел (, 45 1. С т. е. -- (, а в текущем времени Г /А

Это число поступает на блок 5 кван-50 тованной задержки, которая представляет собой импульсную задержку, управляемую двоичным кодом. Максимальная длина задержки равна одному периоду тактовой частоты. Постепенное, линейное во времени увеличение задержки эквивалентно вычитанию частоты в соответствии с выражением (4).

Импульсы тактовой (входной) частоты по шине 6 поступают на суммирующий вход делителя 1. На управляющие входы делителя 1 поступает код целой части коэффициента деления А с шины 8. На выходе делителя 1 появляются импульсы с частотой f„,„ =f, /А. На адресные входы блока 2 поступают коды целой (A) и дробной (а) частей коэффициента деления с шин 7 и 8. С выходов блока

2 снимается число, определяемое выражением (3). Число(поступает на первый вход сумматора 3, на его второй вход поступает число, записанное в регистре 4.

С каждым импульсом частоты f /А, Т подаваемым на тактовый вход регистра

4, в него записывается сумма числа с числом регистра 4. Таким образом, производится накопление чисел (Очевидно, что за время С накапливаетпульсов записи в регистр 4. Это число поступает на управляющие входы блока

5, где время задержки с элементарная задержка на единицу

f1 кода. Код числа (— подается

А (фиг. 2) на входы 11-1,11-2,...,11-p.

Логическая единица, поданная на управляющий вход ключа 14-1, 14-2...,, 14-р, подключа ет соответствующий конденсатор 13-1,13-2,...,13-р. Причем у конденсатора 13-2 емкость в два раза больше, чем у конденсатора 13-1, у конденсатора 13-3 — в 2 раза больше, чем у конденсатора 13-2 и т,д, Таким образом, величина емкости пропорциональна числу в двоичном коде, подаваемому по шине 11-1, 11-2...,, 11-р. Вместе с регистром 12 эти конJ денсаторы образуют интегрирующую цепь .с постоянной времени 1-q =R(E С;) .

Перепад напряжения, поступающий на вход 10, задерживается на время и поступает на вход элемента 15 (это может быть инвертор, триггер Шмитта), который снова формирует крутой фронт сигнала, но задержанный на время .

Элементарная задержка о =RC составляет 1/2 часть периода тактовой частоты f,, а максимальная задержка

1334370

"макс .2п,, т. е. почти равна периоду тактовой частоты.

Эффект вычитания частоты в блоке

5 состоит в том, что линейное нарастание задержки эквивалентно линейному отставанию по фазе, т.е. сдвигу частоты вниз (выражения (2) н (4). Когда сдвиг по фазе достигает одного периода тактовой частоты, то происходит переполнение сумматора 3. На его выходе переноса появляется импульс, которйй подается на вычитающий вход управляемого делителя 1. Это вычитание единицы эквивалентно удлинению периода на один такт. Но поскольку при этом одновременно происходит переход в нулевое состояние (или близкое к нулевому состоянию, так как переполнение означает единицу в самом старшем разряде — переносе сумматора и нули в остальных разрядах) регистра 4, то и задержка в блоке 5 сбрасывается в нуль. В результате на выходе блока 5 разрыва сигнала по фазе не происходит, но число периодов выходного сигнала на,интервале заполнения накапливающего устройства (сумматор

3 и регистр 4) на один меньше, чем у сигнала на выходе делителя 1.

Резистор 12 обеспечивает регулировку задержки и ее подстройку в случае перехода на другую тактовую частоту.

Формула изобретения, 1. Делитель частогы с управляемым коэффициентом деления, содержащий блок постоянной памяти, выход которого соединен с первым входом сумматора, второй вход которого соединен с . выходом регистра, вход которого соединен с выходом сумматора, делитель частоты, управляющие входы которого соединены с шиной кода целой части коэффициента деления, входную и выходную шины, о т л и ч а ю щ и и с я . тем, что, с целью повьппения быстродействия и надежности, в него введены шина кода дробной части коэффициента . деления и блок квантованной задержки, 10 выход которого соединен с выходной шиной, группа управляющих входов — с выходами регистра, тактовый вход которого соединен с тактовым входом блока квантованной задержки и с выхо16 дом делителя частоты, суммирующий вход которого соединен с входной шиной, вычитающий вход — с выходом переноса сумматора, управляющие входы— с первой группой адресных входов бло20 ка постоянной памяти, вторая группа адресных входов которого соединена с

I шиной кода дробной части коэффициента ,целения.

2. Делитель частоты по п.1, о т— л и ч а ю шийся тем, что блок квантованной задержки содержит регулируемый резистор, набор конденсаторов, величины емкостей которых уста30 новлены по двоичному закону, набор ключей и логический элемент, при этом первый вывод регулируемого резистора соединен с тактовым входом блока квантованной задержки, второй и треЗ5 тий выводы регулируемого резистора подключены к первым выводам конденсаторов и входу логического элемента, выход которого соединен с выходом блока квантонанной задержки, вторые

40 выводы конденсаторов подключены к входам соответствующих ключей, выходы которых подключены к общей шине, а управляющие входы ключей являются управляющими входами блока квантован45 нои задержки °

Составитель А.Соколов

Редактор И.Касарда Техред В.Кадар Корректор М.Шароши

Заказ 3980/57 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул, Проектная,