Устройство для обмена информацией

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения ЭВМ с внешними устройствами , работающими последовательным кодом . Цель изобретения - повышение быстродействия обмена информацией и расширение функциональных возможностей , устройства, за счет обеспечения возможности изменения формата принимаемых и передаваемых данных. Устройство , содержит блок усилителей, узел приоритета, регистр адреса прерывания , дешифра тор адреса, коммутатор, дешифратор команд, генератор тактовых частот, передатчик, приемник, шифраг тор. Для осуществления вьшода информации передатчик содержит линейный блок, триггер состояния вьшода, триггер режима, счетчик синхронизации, элементы И, элемент НЕ, счетчшс передаваемых импульсов, дешифратор сброса , регистр сдвига, дешифратор выбора , триггер управления шифратором, группу буфернбгх регистров вьшода, коммутатор данных. Для осуществления ввода информации приемник содержит линейный блок, коммутатор входного сигнала, элементы И, счетчик синхронизации , триггер синхронизации, счетчик вводимых импульсов, триггер состо яния ввода, регистр сдвига, дешифра- .тор сброса,дешифратор выбора, группу буферных регистров ввода, комму- , татор данных. В основе работы устройства лежит принцип преобразо1вания параллельного кода, принятого от ЭВМ, в параллельный или последовательный код для передачи внешнему устройству, а также прием последовательного ко- . да, переданного внешним устройстве, и преобразование его в параллельный с последующей передачей последнего в ЭВМ, 5 ил. . -о (Л со оо О5

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„, 1336017 А1 (5D 4 G 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 4047918/24-24 . (22) 03.04.86 (46) 07,09,87. Бюл, Р 33 (71 ) Московский электротехнический институт связи (72) M,Ю.Артемьев, Б,В,Косихин и И,А.Мамзелев (53) .681.325(088,8) (56) Патент США Ф 4004279, кл. 340-172,5, 1977, Microcomputer Handbook. Каталог фирмы DEC. USA1 1977 р,27. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМА—

ЦИЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения ЭВМ с внешними устройствами, работающими последовательным кодом. Цель изобретения — повышение быстродействия обмена информацией и расширение функциональных возможностей, устройства, за счет обеспечения возможности изменения формата принимаемых и передаваемых данных. Устройство содержит блок усилителей, узел приоритета, регистр адреса прерывания, дешифратор адреса, коммутатор, дешифратор команд, генератор тактовых частот, передатчик, приемник, шифра-. тор, Для осуществления вывода информации передатчик содержит линейный блок, триггер состояния вывода, триггер режима, счетчик синхронизации, элементы И, элемент НЕ, счетчик передаваемых импульсов, дешифратор сброса, регистр сдвига, дешифратор выбора, триггер управления шифратором, группу буфернЫх регистров вывода, коммутатор данных. Для осуществления ввода информации приемник содержит линейный блок, коммутатор входного сигнала, элементы И, счетчик синхронизации, триггер синхронизации, счетчик вводимых импульсов, триггер состо- O

Щ яния ввода, регистр сдвига, -дешифра.тор сброса, дешифратор выбора, группу буферных регистров ввода, комму-, татор данных. В основе работы устрой- C ства лежит принцип преобразования па" раллельного кода, принятого от ЭВМ, в параллельный или последовательный вмв код для передачи внешнему устройству, 1 1 а также прием последовательного кода, переданного внешним устройством, р и преобразование его в параллельный с последующей передачей последнего в

ЭВМ. 5 ил, 1 133601

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах для сопряжения каналов ввода-выб вода ЭВМ с внешними устройствами (абонентами) °

Цель изобретения заключается в повышении скорости обмена информацией и расширении функциональных возможностей устройства за счет обеспечения возможности изменения формата принимаемых и передаваемых данных.

На фиг.1 представлена блок-схема устройства; на фиг.2 и 3 — функциональные схемы передатчика и приемника; соответственно; на фиг, 4 и 5 блок-схемы алгоритмов обслуживания циклов ввода и вывода информации.

Устройство (фиг.1) содержит блок 1 20 усилителей, узел 2 приоритета, регистр 3 адреса прерывания, дешифратор 4 адреса, коммутатор 5 дешифратор 6 команд, генератор 7 тактовых частот, передатчик 8, приемник 9 и 26 шифратор 10.

Передатчик 8 (фиг.2) содержит линейный блок 11 магистральных передатчиков, триггер 12 состояния вывода, триггер 13 режима работы, счетчик 14 синхронизации, первый, второй элементы И 15 и 16, элемент НЕ 17, счетчик !8 выводимых импульсов, третий элемент И 19, дешифратор 20 сброса, регистр 21 сдвига, четвертый элемент

И 22, дешифратор 23 выброса, триг гер 24 управления шифратором, выходы 25 буферных регистров 26 вывода группы, коммутатор 27 данных.

Приемник 9 содержит (фиг.3} линейный блок 28 магистральных приемников, коммутатор 29 входного сигнала, первый элемент И 30, счетчик 31 синхронизирующих импульсов, триггер 32 синхронизации, счетчик 33 выводимых им- . пульсов, второй и третий элементы

И 34 и 35, тактовый вход 36 приемника, триггер 37 состояния ввода, рег .. гистр 38 сдвига, дешифратор 39 сброса, дешифратор 40 выбора, буферные регистры 40 выбора, буферные регистры 41 ввода группы, коммутатор 42

/ данных.

На чертежах обозначены также ка55 нал 43 ввода-вывода ЭВМ и абонент 44, выходы 45-50 и входы 51-54 передатчика 8, выходы 55 и 56 и первые информационный и управляющий входы 57

7 2 и 58 приемника 9, линии 59-63 связей устройства с каналом 43.

Блок 1 осуществляет согласование уровней сигналов канала 43 и устройства, Узел 2 приоритета предназначен для выработки сигнала требования прерывания и управляющих сигналов для регистра 3 адреса прерывания, который служит для передачи в ЦЫМ адреса вектора прерывания, Дешифратор 6 команд определяет режим работы устройства в зависимости от адреса обращения вычислительной

1 машины к устройству, Генератор 4 тактовых частот включает в себя, например, стабилизированный кварцем генератор и делитель частоты, реализуемый на интегральных .схемах счетчиков, и обеспечивает варьирование скорости обмена информацией через канал обмена, Передатчик 8 служит для вывода информации, а.приемник 9 — для ввода информации в устройство от абонента.

Шифратор 10 может быть. реализован в виде, например, постоянного запоминающего устройства и позволяет передавать закодированную информацию в одно или несколько устройств, Линейный блок 11 передатчика служит для согласования уровней сигналов, передаваемых из устройства к . внешнему объекту, Счетчик 18 служит для подсчета количества импульсов, переданных из устройства, Дешифратор 20 сброса служит для обеспечения циклической работы счетчика 14 и всего передатчика 8 в целом, Регистр 21 сдвига передатчика служит для преобразования параллельного кода в последовательный.

Триггер 24 управления шифратором служит для выработки управляющего сигнала для блока 10 ° Если триггер установлен в единичное состояние, то тем самым разрешается прохождение разрешающего сигнала на выход 49, Буферные регистры 26 (всего М ре-, гистров) служат для хранения информации, предназначенной для передачи из вычислительной машины во внешнее устройство, Линейный блок 28 служит для согласования сигналов, принимаемых устройством от внешнего устройства, 3 1336017

Счетчик 31 служит для задержки так- r тового сиг -.ла относительно информационного, летчик 32- для подсчета количества введенных импульсов.

Тригге 37 служит для индикации состояния буферных регистров, регистр 38— для преобразования последовательного кода вводимой информации в параллельный. 1О

В основе работы устройства лежит принцип преобразования параллельного кода, принятого из ЭВМ, в последовательный или в некоторый другой параллельный код для передачи устройству или устройствам пользователя, а также прием последовательного кода, переданного устройством пользователя, и преобразование последовательного кода в параллельный с последующей передачей последнего в ЭВМ.

Устройство работает следующим образом, Когда вычислительная машина обра щается к внешнему объекту через уст- 25 ройство. она в линии 63 выдает адрес, который через блок 1 поступает на вход дешифратора 4, разрешающего при правильном адресе функционирование дешифратору 6, 30

Режим работы у .ройства определяется тремя младшими разрядами =-дреса.

Эти сигналы поступают на кодовый вход дешифратора 6.

Узел 2 приоритета и регистр 3 адреса прерывания предназначены для выработки сигнала требования прерывания и для передачи адреса вектора прерывания, Как только устройство ro- 4 тово к вводу данных в вычислительную машину, на прямом триггере 37 появляется низкий логический уровень, который является активным для узла 2, В ответ на сигнал готовности узел 2 вырабатывает сигнал требования прерывания в линию 59, При этом вычислительная машина (BM ) посылает по ли.нии 62 сигнал подтверждения прерывания, В ответ на это узел 2 снимает

50 сигнал с линии 59 и вырабатывает сигналы,первый из которых разрешает передачу информации регистру 3 по линиям 60 в ВМ, Сигнал с третьего выхода узла 2 несет информацию о причи55, не прерывания: готовность устройства к вводу информации в BM или вывод из нее, Сигнал о готовности вывода поступает в узел 2 .при появлении на

IpHMoM выходе триггера 12 низкого логического уровня °

Когда триггер 12 находится в нулевом состоянии, разрешается прохождение сигнала записи с выхода дешифратора 6 по линии 53 через элемент И 19 на вход записи счетчика 18. При этом происходит запись в счетчик 18 информации состояния линий 54 выхода блока 1. Таким образом, задается номер одного из M буферных регистраторов вывода 26, в который должна быть записана очередная порция информации, предназначенной для вывода, Запись в регистры 26 осуществляется при соответствующем значении на кодовом входе дешифратора 23 и при поступлении сигнала по линии 52 с выхода дешифратора 6.

После заполнения буферных регистров 26 для разрешения передачи информации необходимо установить на вы— ходе триггера l2 единичный логический уровень. При этом разрешается прохож— дение импульсов из генератора 7 на вход счетчика 14. Пока число выводимых импульсов меньше, например, семи, на выходе счетчика 14 — низкий логи— ческий уровень и разрешается прохождение импульсов сдвига в регистре 21.

При этом, как только число выводных импульсов будет равно 8, дешифратор 20 сбрасывает счетчик 14, а дешифратор 23 вырабатывает активный сиг— нал для вывода через коммутатор 27 данных следующего из регистров 26.

Происходит запись их в регистр 21, так как при сбросе на выходе счетчика 14 формируется импульс записи в регистр 21. Когда вся информация из регистров 26 пройдет через регистр 21, на выходе дешифратора 20 вырабатывается активный сигнал, определяющий,что значение счетчика 18 равно максимальному количеству бит, которые могут быть записаны в регистры 26. Этим сигналом дешифратор 20 сбросит в нулевое состояние триггеры 12 и 24, что отражает готовность передатчика 8 к приему новой информации из ВМ. Триггеры 13 и 24 так же, как и триггер 12, устанавливаются из ВМ. Триггер 13 в единичном состоянии разрешает работу линейного блока 11 и коммутирует данные с выхода линейного блока 28 через коммутатор 29 на вход регистра 38.

Триггер 13 в нулевом состоянии запрещает передачу данных через блок 11 и

13360

35 коммутирует данные с выхода регистра 21 на вход регистра 38 через коммутатор 29.

Триггер 24 в единичном состоянии

5 разрешает прохождение импульса управления шифратором 10, тем самым разрешая его работу. Триггер 24 в нулевом состоянии запрещает работу шифратора 10, 10

При поступлении на вход стартового блока (он поступает на вход элемента И 30 логическим нулем) начинает работать счетчик 3! — синхронизатор приема. В середине битового интер-15 вала информационного импульса на его выходе появляется импульс, который устанавливает триггер 32 и одновременно управляет вводом в регистр 38 информационного бита и счетом вводимых в устройство импульсов в счетчик 33.

Входная последовательность данных с выхода линейного блока 28 через коммутатор 29 записывается в регистр

38 под управлением импульсов сдвига, поступающих через счетчик 31 с выхода генератора 7. После приема очередных восьми информационных бит происходит запись их из регистра 38 сдвига в один из буферных регистров 41, номер которого определяется как число, равное количеству принятых импульсов, взятое по модулю 8, т.е. информационный байт записывается в отдельный буферный регистр ввода. Его выбор осуществляется дешифратором 40 при поступлении очередного информационного байта на основании показаний счетчика 33.

После заполнения буферных регистров 41 сигналом с выхода дешифратора 39 производится сброс триггера 32 и установка в "0" триггера 37, что является признаком того, что в буферных регистрах 41 находятся принятые данные. На выходе триггера 37 появляется пассивный. сигнал, который запрещает дальнейший счет счетчику 33 и разрешает запись в него информации

50 по линии 54 с выхода блока 1 усилителей, которая используется как адрес буферного регистра 41 при считывании информации из устройства в ВМ. После выбора буферного регистра 41 данные

55 поступают через коммутаторы 27 и 5 на вход блока 1 усилителей. По окончании считывания принятой информации из буферных регистров 41 сигналом на

17 е линии 58 выхода дешифратора 6 производится установка триггера 37 в единичное состояние, что соответствует разрешению приема информации по линии канала ввода-вывода.

Ф о р м у л а и з о б р е т е н и я

Устройство для обмена информацией, содержащее блок усилителей, коммутатор, узел приоритета, регистр адреса прерывания, дешифратор адреса, дешифратор команд, генератор тактовых частот, передатчик, состоящий из триггера состояния вывода, триггера режима работы, счетчика синхронизации, двух элементов К, элемента НЕ, дешифратора сброса, группы буферных регистров вывода, линейного блока магистральных передатчиков и регистра сдвига, и .приемник, включающий линейный блок магистральных приемников, коммутатор входного сигнала, два элемента Ii, счетчик синхронизирующих импульсов, регистр сдвига, триггер состояния ввода, триггер синхронизации, группу буферных регистров ввода и дешифратор сброса, причем первые вход и выход блока усилителей соединены соответственно с выходом коммутатора и информационными входами дешифратора адреса, дешифратора команд и передатчика, второй выход блока усилителей является выходом устройства для подключения информационных линий канала ввода-вывода ЭВМ, второй вход блока усилителей является входом устройства для соединения с информационными линиями канала ввода-вывода

ЭВМ, первый выход узла приоритета является выходом устройства для соединения с линией требования прерывания канала ввода-вывода ЭИ1, второй и третий выходы узла приоритета соединены соответственно с управляющим и информационным входами регистра адреса прерывания, управляющий вход узла приоритета является входом устройства для соединения с линией разрешения прерывания канала ввода-вывода ЭВМ, выход регистра адреса прерывания является выходом устройства для соединения с информационными линиями канала ввода-вывода ЭВМ, выход дешифратора адреса соединен с управляющим входом дешифратора команд, группа выходов дешифратора команд соединена с первым управляющим входом приемника, 13360)7 с первым и вторым управляющими входами передатчика и с группой адресных входов коммутатора, выход генератора тактовых частот соединен с тактовыми

5 входами передатчика и приемника, первый выход передатчика является выходом устройства для соединения с входной информационной линией абонента, второй выход передатчика соединен с первыми информационными входами узла приоритета и коммутатора, третий вы— ход передатчика соединен с вторым информационным входом коммутатора и с вторым управляющим входом приемника, четвертый выход передатчика соединен с первым информационным входом приемника„ первый выход приемника соединен с третьим информационным вхо— дом коммутатора, второй выход приемника соединен с четвертым информационным входом коммутатора и вторым информационным входом узла приоритета, причем в передатчике выход линейного блока магистральных передатчиков явля-25 ется первым выходом передатчика, прямой выход триггера состояния вывода соединен с первым входом первого элемента И и является вторым выходом передатчика, выход триггера режима работы соединен с управляющим входом линейного блока и является третьим выходом передатчика, выход счетчика синхронизации соединен с входом элемента НЕ и с входом записи регистра

35 сдвига передатчика, выход первого элемента И соединен с управляющим входом счетчика синхронизации, выход второго элемента И соединен с синхровходом регистра сдвига, выход элемента НЕ соединен с первым входом второго элемента И, первый выход дешифратора сброса соединен с входом сброса счетчика синхронизации, а второй выход — с входом сброса триггера состояния вывода, выход регистра сдви- га соединен с информационным входом линейного блока магистральных передатчиков и четвертым выходом передатчика вторые входы первого и второУ

50 го элементов И соединены с тактовым входом передатчика, информационные входы триггера состояния вывода и триггера режима работ соединен с информационным входом передатчика и информационными входами буферных ре55 гистров вывода группы, синхровходы триггеров состояния вывода и.триггера режима работы соединены с первым управляющим входом передатчика, причем в приемнике первый и второй информационные входы коммутатора входного сигнала соединены соответственно с выходом линейного блока магистральных приемников и первым информационным входом приемника, первый вход первого элемента И соединен с информационным входом регистра сдвига и выходом коммутатора входных сигналов, адресный вход которого является вторым управляющим входом приемника, выход первого элемента И соединен с входом сброса счетчика синхронизирующих импульсов, синхровход которого является тактовым входом приемника, а выход соединен с управляющим входом регистра сдвига, установочным входом триггера синхронизации и первым входом второго элемента И, вторым входом подключенного к второму выходу приемника и прямому выходу триггера состояния ввода, установочный вход которого является первым управляющим входом приемника, а вход сброса — подключен к входу сброса триггера син- хронизации и выходу дешифратора сброса, синхровходом соединенного с выходом триггера синхронизации и вторым входом первого элемента И, информационные входы буферных регистров группы соединены с выходом регистра сдвига, отличающееся тем, что, с целью повышения скорости обмена информацией, в устройство введен шифратор, в передатчик введены два элемента И, счетчик выводимых импульсов, дешифратор выбора, триггер управления шифратором и коммутатор данных, а в приемник введены коммутатор данных, счетчик вводимых элементов и третий элемент И, причем пятый и шестой выходы передатчика подключены соответственно к синхронизирующему и информационному входам шифратора, выход которого является выходом устройства для подключения к адресному входу абонента, второй информационный . вход приемника является входом устройства для подключения информационного выхода абонента, третьи управляющие входы приемника и передатчика соединены с дополнительным выходом дешифратора команд, третий информаци.онный вход приемника соединен с первым выходом блока усилителей, причем в передатчике первый и второй входы третьего элемента. И соединены соот9 133бО ветственно с инверсным выходом триггера состояния вывода и третьим упт:ляющим входом передатчика, а выход— с входом записи счетчика выводимых ! импульсов, синхровход и информационный входы которого соединены соответственно с выходом второго элемента И и информационным входом передатчика, адресный вход коммутатора данных под- о ключен к выходу счетчика выводимых импульсов и информационным входам дешифратора сброса и дешифратора выбора, группа выходов которого соединена с синхровходами соответствующих буферных регистров вывода, выходы которых подключены к группе информационных входов коммутатора данных, выход которого соединен с шестым выходом передатчика и информационным входом регистра сдвига, вход сброса триггера управления шифратором соединен

) с вторым выходом дешифратора сброса а синхровход и выход — соответственно с первым управляющим входом 25 передатчика и первым входом четвертого элемента И, вторым входом и выходом подключенного соответственно к

17 1О выходу элемента НЕ и пятому выходу передатчика, синхровход ден,. ра выбора является вторым управляющим входом блока, причем в приемнике информационный вход линейного блока магистральных приемников является вторым информационным входом приемника, первый и второй входы третьего элемента И подключены соответственно к третьему управляющему входу приемника и инверсному выходу триггера состояния ввода, а выход — к входу записи счетчика выводимых импульсов, синхровход и информационный входы которого соединены соответственно с выходом второго элемента И и третьим информационным входом приемника, а выход — с информационными вхоами дешифратора выбора и дешифратора сброса .и адресным входом коммутатора данных, выход и группа информационных входов которого подключены "оответственно к первому выходу приемника и выходам буферных регистров ввода группы, синхровходы которых подключены к группе выходов дешифратора выбора, 13360!7

Раг. 2

1336017 ю аю

Фиг. Ф

Составитель B.Båðòëèá

Тех р ед М, Д ид ык Корректор М,Демчик

Редактор Л.Гратилло

Тираж 670 Подписное

ВНИИПИ Государств енного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 4813

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4